-
질문 & 답변
카테고리
-
세부 분야
반도체
-
해결 여부
미해결
[24장] power_of_8_hs.v 코드 관련 질문
24.03.05 16:07 작성 조회수 117
1
안녕하십니까 맛비님. 코드를 분석하다가 궁금한 점이 생겨서 질문드립니다.
power_of_8_hs.v 코드를 분석해보았는데,
8승 모듈의 출력 단자인 m_power_of_8과 m_valid에 어떠한 계산 결과를 할당한 할당문이 없는 것으로 분석하였습니다.
그러나 시뮬레이션 파형을 돌려보면 파형이 정상적으로 생성되었는데, 할당문이 없었음에도 불구하고 값이 정상적으로 출력이 된 이유가 궁금합니다.
답변해주시면 감사하겠습니다.
=================
현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
서로 예의를 지키며 존중하는 문화를 만들어가요.
질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
==================
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
[HDL 24장] Handshake I/F 의 timing closure 를 위한 skid buffer - 실습편
강의실 바로가기
답변을 작성해보세요.
0
0
인프런 AI 인턴
2024.03.07
안녕하세요, 인프런 AI 인턴입니다.
dldudtn9809님, Verilog HDL 코드 관련해서 궁금하신 점이 있으시군요.
power_of_8_hs.v 파일에서 출력 단자인 m_power_of_8과 m_valid에 대한 할당문이 없음에도 정상적인 시뮬레이션 파형이 생성된 원인에 대한 질문이시군요. Verilog HDL의 경우, 내부적으로 사용되는 모듈이나 기타 테스트 벤치(testbench) 등에서 해당 값들이 할당되거나 특정 조건에 따라 자동으로 값이 결정되는 경우가 있을 수 있습니다. 그러나 말씀하신 상황은 강의 내용과 직접 관련이 있는 경우로 보여서, 구체적인 코드 분석이 필요할 것 같습니다.
강의자분께서는 강의 내용과 직접 관련된 질문에 대해서는 답변을 해주시기를 노력 중이시라고 하셨으니, 해당 강의의 Q&A 섹션을 통해 질문을 해보시면 좋을 것 같아요. 그리고 강의 내용에 없는 부분이거나 개인 과제, 디버깅 요청 등은 양해해 주시면서 다루지 않는 내용이라면 어려울 수 있다는 점도 참고해 주세요.
강의 관련 질문이시면 인프런 강의 페이지 Q&A 혹은 수강 전 문의 게시판을 통해서 직접 질문해 보시는 것을 추천드립니다. 링크를 함께 첨부하여 드립니다.
- 강의 관련 질문을 할 수 있는 Q&A 게시판: 수강 전 문의 게시판
- 인프런 1:1 문의하기: 여기를 클릭하세요
시뮬레이션 결과와 관련하여 추가적으로 도움이 필요하시면 위의 링크를 통해 문의해 주세요.
답변 2