21장 코드의 case문을 보면 c_state를 아래 정의한 case들과 비교해 각각의 명령을 실행하는 것인데 여기서 S_DONE일 경우 n_state를 S_IDLE로 바꿉니다. 근데 왜 wave form에서는 바로 바뀌지 않고, 1cycle 정도 후에 바뀌나요?또 여기서 1cycle은 어떤 것을 의미하나요? 감사합니다.always (c_state or i_run or is_done) begin n_state = S_IDLE; case (c_state) S_IDLE : if (i_run == 1) n_state = S_RUN; S_RUN : if (is_done == 1) n_state = S_DONE; S_DONE : n_state = S_IDLE; endcase end

안녕하세요 🙂현재 다시 재수강을 하려고 합니다. 그런데 저가 재설치와중에 오류가 생겨서 다시 전체 삭제하구 진행하려고 하는데 어떤 파일을 지워야하는지 전체 rm -rf 구문을 사용해야하는지 잘모르겠습니다[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂[1. 질문 챕터] : 6:45[AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt[2. 질문 내용] : AB_BW는 왜 23bit인가요? 20bit+log2(3*3)+8bit 이 되어야 하지 않나요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 8bit - 255까지니까 1bit만 추가하면 255까지 범위를 포함 가능하므로 23bit가 된 거라고 생각했습니다.

안녕하세요  과제7의 AXI 프로토콜 강의 자료에서 .sv 파일을 다운 받았는데 이미 모든 코드가 작성되어 있습니다...제가 실습해 볼 수 있는 자료는 어디 있을까요? 감사합니다

안녕하세요 🙂[1. 질문 챕터] : [AI HW Lab1] CNN Core C 코딩 (Golden Model 만들기)[2. 질문 내용] : 다음 그림에서 input FM이 왜 KX*KY개 만큼 있는지 이해가 잘 되지 않아요. input FM은 input이니까 X*Y개만큼 있고, kernel이 KX*KY만큼 있는 것 아닌가요? 그리고 weight는 kernel을 말씀하시는 것 아닌가요? 밑의 두 그림을 연결지어 보니까 이해가 잘 안 됩니다.제가 이해해보기로는 아래 그림에서 빨간 영역에 해당하는 것 1번의 연산에 해당하는 부분이라고 이해하면 매칭이 되는 것 같은데 맞게 한 것인지 잘 모르겠어요.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================input valid 신호를 작성하는 것은 알겠으나 왜 output valid 신호를 3bit로 작성하여 아래와 같은 코드로 선언하는 것인지 이해가 도무지 안 되네요.. 설명 부탁드립니다. reg [2:0] r_valid; reg [63:0] r_power_of_2; reg [63:0] r_power_of_4; reg [63:0] r_power_of_8; wire [63:0] power_of_2; wire [63:0] power_of_4; wire [63:0] power_of_8; //flow of valid always @(posedge clk or negedge reset_n) begin if (!reset_n) begin r_valid <= 3'd0; end else begin r_valid <= {r_valid[1:0], i_valid};

안녕하세요 🙂[1. 질문 챕터] : [AI HW lab3] CNN Verilog HDL Practice4 (FPGA)[2. 질문 내용] : 저는 zynq가 아니라 spartan7 fgga484 xc7s75를 쓰고 있는데, IP integrator를 사용할 때, zynq processing system 대신 어떤 걸 배치해서 해야하나요?[3. 시도했던 내용, 그렇게 생각하는 이유] :  

안녕하세요 🙂[1. 질문 챕터] : [2. 질문 내용] : vscode 환경 세팅 방법에 대해 자세히 나와있는 설명 링크나 영상이 있을까요?제로베이스 문법 강의에는 vscode 환경 세팅까지 영상으로 있는 거 같은데, 저는 인프런에서 진행하는 강의만 듣고있어서 좀 막히는 거 같습니다.[3. 시도했던 내용, 그렇게 생각하는 이유]https://wikidocs.net/258477링크에서 알려주신 것처럼,1. vscode 설치2. 확장판 3개 설치 (Verilog-HDL/SystemVerilog/Bluespec SystemVerilog, C/C++, C/C++ Extension Pack)3. mobaxterm setting -> x11 remote access full여기까진 했고,, 그 아래부터 막혔습니다,,

wire a_and_b;assign a_and_b = a&b;이런 식으로 wire를 선언하고 assign을 하는 것과wire a_and_b = a & b이런 식으로 wire 선언하면서 값을 할당하는 것이 합성할 때 차이가 없나요? 둘 중에 편한 것을 사용하면 되나요? 두 번째 방식을 사용하면 합성할 때 문제가 생길 수도 있다고 들은 것 같아서 질문드립니다.

HDL 22장 8분 쯤에Design Valid I/F를 Season1에서 했다고 했는데어디서 했을까요?

SRAM 기본 모델링 코드 작성후, RTL view통해서 확인시에 dout 값이 모두 xxxxxx로 처리가 되는데, TB 작성에도 문제가 없어보여 고쳐야할 부분이 있는지 문의드립니다.    

vivado의 경우 메모리가 부족하여 MobaXterm을 이용하여 설치 했는데 이걸 그냥 사용해도 될까요? 아니면 새로 깔아야 하나요?

init_calib_complete가 high로 액티브 되지 않는데 수정해야 할 부분이 있나요? 또한, ui_clk_sync_rst이 high상태입니다.

안녕하세요 🙂[1. 질문 챕터] : 29. [L1-P12] Interrupt Controller (인터럽트 제어) 의 제가 설계한 TODO 부분이 의도한 대로 동작하지 않는 것에 대해서[2. 질문 내용] : 제가 작성한 코드 (TODO부분) wire [$clog2(INT_COUNT)-1:0] priority_req; assign priority_req = priority_encoder(interrupt_requests); always@(posedge clk or negedge rst_n) begin if(!rst_n) begin interrupt_service <= {INT_COUNT{1'b0}}; interrupt_active <= 1'b0; end else if(interrupt_ack) begin interrupt_active <= 1'b0; interrupt_service <= 8'b0; end else if(interrupt_requests) begin interrupt_active <= 1'b1; interrupt_service <= (1 << priority_req); // one hot end end [3. 시도했던 내용, 그렇게 생각하는 이유] : 가장 이해가 안되는 부분은 interrupt_ack 가 1이 됐을 때 (시뮬레이션에서 95ns) interrupt_active <= 1'b0; interrupt_service <= 8'b0; 이 부분이 예약되고 105ns에서 각각 0으로 값이 업데이트 될 것으로 예상하였는데 delay 발생하는 부분이 없는 것입니다.   제가 예상했던 파형 (빨간색)   

quartus를 쓰면 gate level로 합성되게 되는 반면에, vivado를 쓰면 주로 LUT형태로 합성이 되는데 왜 그런지 궁금합니다! 그리고 vivado에서 power, timing 분석하려고 하는데, power는 잘 뜨는데, 각 port마다의 timing이 아무것도 안나옵니다. vivado에서는 어떻게 설정해야하는지 궁금합니다.

현재 제가 설계한 Active load Differential amp는 다음과 같습니다. 현재 DC바이어스이 모두 잘 잡혀있다고 생각하여 AC simulation으로 넘어갔는데 simualtion 결과를 보고 DC 바이어스 혹은 입력 신호원에서 문제가 있다고 생각했으나 해결되지 않아 질문드립니다 .

안녕하세요 맛비님! 개인 실습 중 질문이 있어 질문드리게 된점 양해부탁드립니다. 먼저 현재 실습 중인 내용 말씀드리겠습니다. axi4-lite 를 통해서 텍스트에 입력되어 있는 input data를 인풋bram 에 입력시킵니다.그 후, 개인적으로 만든 연산코어를 통해 연산하고 나서 연산결과를 연산코어 내의 레지스터에 저장합니다.레지스터에 저장된 값을 output bram 에 입력합니다.연산코어가 여러개여서 1-3 과정을 반복했습니다. 정리하면, input txt -> data_mover_bram -> bram0 -> 연산core -> data_mover_bram -> bram1 -> 연산core -> data_mover_bram -> bram2 ...-> 연산 core -> 매 clk 마다 연산결과 출력과 같은 구조를 만들었습니다.testbench simulation 상에서는 원하는 결과를 얻었습니다. 하지만, fpga 에 올리기 위해 generate bitstream 과정을 진행하다가 아래 사진과 같이자원을 고려하지 않고 구현했음을 깨달았습니다. (보드는 zybo z7 10 입니다) 제 추측으로는 연산결과를 각 연산core 에서 레지스터에 저장했다가 bram 에 입력했던 점이 문제라고 생각됩니다. 연산결과가 32bit 가 쌓일 때마다 결과 bram 으로 입력하는 방안을 고민 중인데 그러려면 각 연산 코어에서 bram 에 입력할때 AXI4 stream 을 사용해야 하는게 맞는지, valid/ ready 스트림 구조만 사용하는지 좋을지 알려주시면 감사하겠습니다.강의 외 내용이 많아서 죄송합니다 ㅜㅜ (답변 거부하셔도 괜찮습니다.) 

학습 관련 질문을 남겨주세요. 구체적으로 적을수록 좋아요!마크다운과 단축키를 활용하면 글을 더 편하게 작성할 수 있어요.커뮤니티 질문 & 답변에 비슷한 내용이 있었는지 먼저 검색해보세요.서로 예의를 지키며 존중하는 분위기를 함께 만들어가요.잠깐! 인프런 서비스 관련 문의는 1:1 문의하기를 이용해 주세요.

현재 pc에 vivado가 깔려 있는 상태인데, vivado로 진행하여도 해당 수업 참여하는데 지장없을까요? 

안녕하세요 🙂[1. 질문 챕터] : Verilog HDL/FPGA 외전1 - Chapter2[2. 질문 내용] : 아키텍처-1 의 코딩 방식에 관한 질문[3. 시도했던 내용, 그렇게 생각하는 이유] :module clock_arch1 ( input clk, rst, en, output reg [5:0] sec_cnt, // clog2(60) output reg [5:0] min_cnt, // clog2(60) output reg [4:0] hour_cnt // clog2(24) ); wire w_sec_tick; gen_sec u_gen_sec ( clk, rst, en, w_sec_tick ); wire sec_th = sec_cnt == 60-1; wire min_th = min_cnt == 60-1; wire hour_th = hour_cnt == 24-1; always@(posedge clk) begin if(rst) begin sec_cnt <= 0; min_cnt <= 0; hour_cnt <= 0; end else if (w_sec_tick) begin if(sec_th) begin sec_cnt <= 0; if(min_th) begin min_cnt <= 0; hour_cnt <= hour_th ? 0 : hour_cnt + 1; end else begin min_cnt <= min_cnt + 1; end end else begin sec_cnt <= sec_cnt + 1; end end end endmodule 파형은 문제없이 나온것 같은데, 이런 방식으로 중첩 if 문을 사용하면 기존 Matbi_Watch_1 구조와 다르게 합성되어 타이밍에서 문제가 되는지 궁금합니다. 경계값(th)를 초 단위가 아닌 분/시/일/월 단위로하게되면 if 중첩은 깊어지겠지만 tick_cnt를 60/24/30/12으로 줄 수 있어서 큰 카운터가 필요하지 않을 것 같은데, 이 부분은 어떻게 생각하시는지 궁금합니다.