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미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Chapter 16 코드 중 Step1 과 2를 아래 그림과 같이 합쳐서 사용하는 방식은 잘 쓰지 않나요? Localparam을 따로 설정하지 않고 직관적으로 state가 바뀌는게 더 잘 보이는 방식으로 따로 만들었는데 이러한 방식 잘 사용하지 않나요?(상세 문법 같은 건 틀렸을수도 있으니 흐름만 봐주십쇼) 두 질문 모두 모듈이 많아지거나 코드가 복잡해지면 검토(추적성)시에 힘들어서 그런건지 궁금합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
회로설계 3년차 현업자입니다. 회로설계를 하다보니 주 업무는 아니지만 같은 HW에 속하는 FPGA 로직 관련 업무는 간접적으로 많이 접하였고 이번기회에 자세히 배워보려고 강의 신청하였습니다. 저희사는 업무를 주로 윈도우 환경에서 2022.2 버전을 주로 사용하여 설계합니다. 실제 기능면에서는 다르지 않을 것 같은데 꼭 리눅스에서 진행할 필요가 있는지 질문 드립니다.
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요. 강의 수강하고 있는데 미션 관련된 자료만 있고 전체 강의에서 사용되는 자료는 따로 없는 것 같은데 강의 자료에 필기하면서 듣고 싶습니다. 혹시 올려주실 수 있는지 궁금합니다. 그리고 강의 자료 중간 중간에 DB를 보라는 말씀을 하시는데 DB도 공유되나요?
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 병렬프로세서 관련 문제에 대해서 문의 드립니다. 모듈은 `timescale 1ns /1 ps module parallel_processor #( parameter DATA_WIDTH =8, parameter NUM_PATHS = 4 )( i_clk, i_rst, i_data_in, i_data_valid, o_data_out, o_data_out_valid ); input i_clk, i_rst; input [ DATA_WIDTH-1 :0] i_data_in; input i_data_valid; output [(DATA_WIDTH * NUM_PATHS) -1 :0] o_data_out; output o_data_out_valid; reg [(DATA_WIDTH * NUM_PATHS) -1 :0] o_data_out; reg o_data_out_valid; always @(posedge i_clk or posedge i_rst) begin if(i_rst) begin o_data_out <= { (DATA_WIDTH * NUM_PATHS) {1'b0} }; o_data_out_valid <=1'b0; end else begin o_data_out_valid <= i_data_valid; if(i_data_valid) begin o_data_out [7 :0] <= i_data_in+1'b1; o_data_out [15:8] <= i_data_in-1'b1; o_data_out [23:16] <= i_data_in ^8'hFF; o_data_out [31:24] <= i_data_in & 8'hAA; end else o_data_out <= o_data_out; end end endmodule 이렇게 작성하였고 테스트벤치도 module testbench; // 파라미터 정의 parameter DATA_WIDTH = 8; parameter NUM_PATHS = 4; // 입력 신호 정의 reg clk; reg rst; reg [DATA_WIDTH-1:0] data_in; reg data_valid; integer file; // 출력 신호 정의 wire [DATA_WIDTH*NUM_PATHS-1:0] data_out; wire data_out_valid; // DUT(Design Under Test) 인스턴스화 // ⚠ 주의: 만약 모듈(parallel_processor)의 포트 이름이 i_clk, i_rst 라면 // .i_clk(clk), .i_rst(rst) 로 꼭 맞춰주셔야 포트 에러가 안 납니다! parallel_processor #( .DATA_WIDTH(DATA_WIDTH), .NUM_PATHS(NUM_PATHS) ) dut ( .i_clk(clk), .i_rst(rst), .i_data_in(data_in), .i_data_valid(data_valid), .o_data_out(data_out), .o_data_out_valid(data_out_valid) ); // 클럭 생성 always #5 clk = ~clk; // 테스트 시나리오 initial begin $timeformat(-9, 0, "ns", 6); // -9: ns, 0: decimal place, "ns": unit, 10:minimum field width file = $fopen("answer.txt", "w"); // 초기화 clk = 0; rst = 1; data_in = 0; data_valid = 0; // 리셋 해제 #20 rst = 0; // 테스트 케이스 1: 데이터 입력 0x55 #10 data_in = 8'h55; data_valid = 1; #10 data_valid = 0; // 테스트 케이스 2: 데이터 입력 0xAA #20 data_in = 8'hAA; data_valid = 1; #10 data_valid = 0; // 테스트 케이스 3: 데이터 입력 0xFF #20 data_in = 8'hFF; data_valid = 1; #10 data_valid = 0; // 시뮬레이션 종료 #20 $fclose(file); $finish; end // 결과 모니터링 always @(posedge clk) begin if (data_out_valid) begin $fdisplay(file,"Time: %0t, Input: %h, Output: %h", $time, data_in, data_out); $fdisplay(file," Path 1: %h", data_out[DATA_WIDTH-1:0]); $fdisplay(file," Path 2: %h", data_out[DATA_WIDTH*2-1:DATA_WIDTH]); $fdisplay(file," Path 3: %h", data_out[DATA_WIDTH*3-1:DATA_WIDTH*2]); $fdisplay(file," Path 4: %h", data_out[DATA_WIDTH*4-1:DATA_WIDTH*3]); end end endmodule 이렇게 작성을 했습니다. 파형은 제대로 나오는데 output.txt가 아래 처럼 나옵니다. 이유가 뭔가요? ==================
미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
`timescale 1ns / 1ps module sync_sram_ctrl #( parameter ADDR_WIDTH = 8, parameter DATA_WIDTH = 16 )( input logic clk, input logic rst_n, input logic [ADDR_WIDTH-1:0] addr, input logic [DATA_WIDTH-1:0] data_in, output logic [DATA_WIDTH-1:0] data_out, input logic rd_req, input logic wr_req, output logic ready, // SRAM I/F output logic [ADDR_WIDTH-1:0] sram_addr, output logic [DATA_WIDTH-1:0] sram_data_out, input logic [DATA_WIDTH-1:0] sram_data_in, output logic sram_ce_n, output logic sram_we_n ); // FSM states localparam IDLE = 2'd0; localparam WRITE_REQ = 2'd1; localparam READ_REQ = 2'd2; localparam READ = 2'd3; logic [1:0] state, n_state; // 1. Comb part always_comb begin case(state) IDLE : begin if(rd_req == 1) begin n_state = READ_REQ; end else if(wr_req == 1) begin n_state = WRITE_REQ; end else begin n_state = IDLE; end end WRITE_REQ : begin n_state = IDLE; end READ_REQ : begin n_state = READ; end READ : begin n_state = IDLE; end default : begin n_state = IDLE; end endcase end // 2. Seq part always_ff @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= IDLE; end else begin state <= n_state; end end // 3. Output part always_comb begin case(state) IDLE : begin ready = 1; sram_ce_n = 1; data_out = sram_data_in; end WRITE_REQ : begin ready = 0; sram_addr = addr; sram_data_out = data_in; sram_ce_n = 0; sram_we_n = 0; end READ_REQ : begin ready = 0; sram_addr = addr; sram_ce_n = 0; sram_we_n = 1; end READ : begin ready = 0; sram_addr = addr; sram_ce_n = 1; sram_we_n = 1; end default : begin ready = 1; end endcase end endmodule 안녕하세요, 강의 잘 수강하고 있습니다. 우선 main 로직부분에서 f/f을 활용해서 초기화를 하셨고, write, read state에서 바로 ce_n, we_n을 1로 만드셨는데 제가 구현한 방식과는 조금 달라서 리뷰 부탁드립니다. 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요. 수업을 잘 듣고 있습니다. 이후 FPGA session 1, session 2, 설계독학의 임베디드 리눅스 & FPGA: 반도체 설계 완성편에 관심이 있는데, Arty Z10 보드를 구매해도 될까요? 설계독학의 임베디드 리눅스 & FPGA에는 Arty 보드에 대한 내용을 못찾아서 문의드립니다. 감사합니다.
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
수강 전 문의를 드리고 싶어 불가피하게 여기에 질문글을 작성하게 되었습니다. 안녕하세요. 현재 대학원 석사과정에서 디지털 칩 설계를 하고 있는 학생입니다. 강의 수강 전에 여쭤보고 싶은 부분이 있어서 문의드립니다. Season2 코딩테스트에서 혹시 구비하고 있어야 할 FPGA가 따로 있을까요? 또 현재 칩 설계에 있어서 SPI, GPIO와 같이 칩 구동 전 데이터를 넣는 부분의 설계가 좀 어려워 AI의 도움을 받으면서 하고 있는데, 이 강의가 도움이 될 지 여쭤봅니다. 감사합니다.
해결됨
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== L0-P5번 문항에서 4to1 mux에서 모범 답안과 조금 다르게 전부 삼항 연산자로 할당해서 해결했는데 유의미한 차이가 있나요? 일단 schematic을 봤을 떈 4:1먹스 1개와 2:1먹스 3개로 구현되는 차이가 있었습니다.
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [1. 질문 챕터] : Vivado 2022.2 설치 영상 중 4분 25초 [2. 질문 내용] : Window Home 버전이라 Hyper-V 기능이 따로 없는데, 기능을 켜지 않아도 충분히 따라갈 수 있나요? [3. 시도했던 내용, 그렇게 생각하는 이유] :
미해결
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
wire mem_rd = miss & ~i_cpu_write; 이 코드를 보면 miss (N+1 clk)이고 ~i_cpu_write은 (N clk)인데 ~i_cpu_write 신호는 1 클락을 기다리게 됩니다. 이거에 대해서 AI한테 물어보니 cpu가 pipeline 이면 엄청난 문제가 되고 Handshake / Stall 구조이면 문제가 되지 않는다고 답을 주었습니다. cpu는 pipeline으로 설계한다고 강의 커리큘럼에 나와 있는데 저희가 설계하는 cpu를 cache와 연결 하는 거면 이건 오류가 아닌가요?
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 [L1-P02] 멀티플렉서 관련 질문이 있어서 문의 드립니다. 지금 vivado 2024.2를 다운로드 해서 사용하고 있습니다. 모듈을 작성하고 맞는지 ./build를 해보고 있는데 이게 시간이 너무 많이 걸려서 결과를 확인 못하고 있습니다. 1시간 넘게 돌아 갔는데도 결과를 확인 할 수 없습니다. 이게 정상인가요? 더 빠르게 확인 할 수 있는 방법이 없을까요? ==================
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 13장 3:40~ [2. 질문 내용] : timing violation이 발생하는 case에 대해서 어떤 이유에서 violation이 발생하는지 잘 모르겠습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 그림에서처럼 각 딜레이 이후, 레지스터를 달아주게 되면 t_CLK 보다 딜레이 값이 모두 작거나 같기 때문에 violation이 발생하지 않는다는 내용은 이해가 됩니다. 그런데 그 전에 설명하신 worst path의 시간이 45이기 때문에 25에 해당하는 clock speed를 감당할 수 없다는 게, 어떤 설명인지 이해가 안 되어 질문 드렸습니다. (4분 30초 부근)
미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
`timescale 1ns / 1ps module data_avg ( input logic clk, input logic rstn, input logic [7:0] i_data, input logic i_valid, output logic [7:0] o_data, output logic o_valid ); //TODO logic [7:0] recent_data [0:3]; logic [9:0] sum; logic [1:0] valid_count; // store recent 4 data when i_valid == 1 always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin for(integer i = 0; i < 4; i++) begin recent_data[i] <= 8'b0; end end else if(i_valid) begin // store data only when i_valid == 1 recent_data[0] <= i_data; for(integer i = 1; i < 4; i++) begin recent_data[i] <= recent_data[i-1]; end end else begin // remain data when i_valid == 0 recent_data[0:3] <= recent_data[0:3]; end end // o_valid is high when valid_count == 4 always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin o_valid <= 1'b0; valid_count <= 2'b0; end else if(i_valid) begin if(valid_count == 3) begin o_valid <= 1'b1; end else if(valid_count < 3) begin o_valid <= 1'b0; valid_count <= valid_count + 1; end end else begin o_valid <= 1'b0; end end always_comb sum = recent_data[0] + recent_data[1] + recent_data[2] + recent_data[3]; always_comb o_data = o_valid ? ( sum[1] == 1 ? (sum[9:2] + 1) : sum[9:2] ) : 8'b0; endmodule 안녕하세요, 강의 잘 수강하고 있습니다. Q1. 작성하신 부분과 꽤 다르게 counter로 설계하였는데 간단하게 리뷰 부탁드리며 counter로 설계할 때와 fsm으로 설계할 때의 장단점이 궁금합니다. Q2. waveform에서 네번째 data가 들어온 바로 다음 rising edge 이후 valid와 average 값이 나와야 할 것 같은데 파형의 expected_data는 왜 한cycle이 더 delay돼서 나오는지 궁금합니다. 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 설치단계에서 막히게 되어 도움이 필요합니다 ㅜㅜ Ubuntu 20.04.5버전이 찾아보니 2025년 5월에 지원종료되었다고 해서 구글에 아무리 뒤져봐도 beta버전이나 arm이나 risc-V버전들만 있고 amd64버전은 찾을수가 없습니다. 이보다 상위버전을 받으면 Vivado 2022.2를 지원하지 않는다는데 각각 무슨 버전을 다운받아야하나요? microsoft store에도 WSL검색하면 최신버전 Ubuntu 하나만 나옵니다
미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
`timescale 1ns / 1ps module pattern_detector_no_fsm ( input logic clk, input logic rstn, input logic i_in, output logic o_flag ); //TODO logic [2:0] recent_data; logic before_flag; // store recent 4-bit always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin recent_data <= 3'b0; end else begin recent_data[0] <= i_in; for(int i = 1; i < 3; i++) begin recent_data[i] <= recent_data[i-1]; end end end always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin before_flag <= 1'b0; end else if(recent_data == 3'b101) begin before_flag <= 1'b1; end else begin before_flag <= 1'b0; end end always_comb o_flag = before_flag & i_in ? 1'b1 : 1'b0; endmodule module pattern_detector_fsm ( input logic clk, input logic rstn, input logic i_in, output logic o_flag ); //TODO `define INIT 1'b0 `define TARGET 1'b1 logic [2:0] recent_data; logic state; logic next_state; // store recent 4-bit always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin recent_data <= 3'b0; end else begin recent_data[0] <= i_in; for(int i = 1; i < 3; i++) begin recent_data[i] <= recent_data[i-1]; end end end // FSM // 1. comb part always_comb begin case(state) `INIT : if(recent_data == 3'b101) begin next_state = `TARGET; end else begin next_state = `INIT; end `TARGET : if(recent_data == 3'b101) begin next_state = `TARGET; end else begin next_state = `INIT; end default : next_state = `INIT; endcase end // 2. seq part always_ff @(posedge clk or negedge rstn) begin if(!rstn) begin state <= `INIT; end else begin state <= next_state; end end // 3. output part always_comb o_flag = (state == `TARGET) & (i_in == 1'b1) ? 1'b1 : 1'b0; endmodule 안녕하세요, 코드 리뷰 원할 경우 남기면 리뷰 해주신다고 하셔서 질문 드립니다. 1) no fsm 1011이 됐을 때 다음 rising edge가 아닌 바로 1이 나와야 하기 때문에 101만 저장하여 비교한 후, 최종 출력에 i_in을 and 처리하여 101 + 1 일 경우만 o_flag가 나오도록 했습니다. 2) fsm 1과 비슷한 방법으로 하였는데 강의처럼 fsm의 input을 1이 아닌 3bit(101 target)로 하여, 상태를 2개로 축소시켜 작성하였습니다. 간단하게 리뷰 부탁드립니다!
미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
안녕하세요, 이번 강의 처음으로 수강하는 수강생인데 이전 버전의 환경 설정하는 영상이나 글 따라해도 계속 막힙니다. build시 자꾸 에러가 나오거나 vivado가 제대로 실행되지 않는데 이 부분이 해결이 되지 않습니다. 이전 가이드는 꽤 오래되었고, 무료 강의도 아니고 유료 강의인데 그냥 이전 영상을 참고하라고 할 게 아닌 해당 강의의 업로드 시점에서 최신화 된 환경 설정 영상/guide는 당연히 있어야된다고 생각합니다. 최신화 된 내용으로 자세한 guide를 부탁드립니다. 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지) 6강, 4분 32초의 해당 github 접속 시에 404 에러가 뜨네요 git clone으로 실행해봐도 remote: Repository not found. fatal: repository ' https://github.com/matbi86/sulgyedokhak/ ' not found 라고 뜹니다. [2. 질문 내용] : eg) 해당 링크가 잘못된 건지 제가 설정을 못 한 건지 잘 모르겠습니다. 구글링 해봐도 이해가 잘 안되며 해결이 잘 안되네요. 초보자라 그런지 잘 모르겠습니다. 도움 부탁드립니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 해당 링크로 접속, 404 error 가 발생했지만 일단 강의 내용 따라서 git clone ~ 실행. Username for ' https://github.com ': Password for ' https://github.com ': >> 해당 내용이 떠서 github 계정 생성 후 Username for ~ 에 github 계정이름, Password for ~ 에 토큰 입력 완료 다시 git clone ~ 실행 >> remote: Repository not found. fatal: repository ' https://github.com/matbi86/sulgyedokhak/ ' not found 오류 발생 검색해보니 아래 내용도 있긴 하더라고요, 읽어보고 따라해보긴 했으나, 3. Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. 라는 항목부터 이해를 하지 못해 그 뒤로는 조치를 취하지 못했습니다. 아래 내용 참고 부탁드립니다. --아래-- 안녕하세요, 인프런 AI 인턴입니다. 룹히님, GitHub에서 404 에러가 발생하는 문제는 일반적으로 GitHub Pages 사이트가 존재하지 않거나 설정에 문제가 있을 때 나타납니다. private로 변경했다가 다시 public으로 바꾸셨다면, GitHub Pages 설정을 확인하고 다시 배포하는 과정이 필요합니다. 다음과 같은 단계를 시도해 볼 수 있습니다. GitHub 저장소로 이동해서 Settings 탭을 클릭합니다. 왼쪽 메뉴에서 Pages를 찾아서 선택합니다. GitHub Pages 섹션에서 소스를 제대로 설정했는지 확인합니다. (예: main 브랜치나 특정 폴더가 배포 소스로 설정되어 있는지) 설정이 맞다면, 해당 설정을 한 번 더 확인하거나 변경 후 다시 원래대로 설정하여 GitHub Pages가 재배포되도록 합니다. 배포 후 몇 분 기다린 다음 다시 도메인으로 접속해보세요. 확인 부탁드립니다. 감사합니다.
해결됨
회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
사이트 관리자가 서버의 SSL 인증서 설정을 변경했거나, 서버 자체에 문제가 생겨서 Cloudflare가 사이트와 안전하게 통신할 수 없는 상태여서 LT Spice 라이브러리 다운이 안됩니다 .
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
아녕하세요. 지금 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 수업을 듣고 있습니다. 이 수업을 들으면서 RTL 코딩 실력을 높이고 싶습니다. 일단 수업에 들었던 칩에서 어떤 인풋신호가 필요하고 또 아웃풋 신호가 필요한지 적어본 다음에 제공해 주시는 코드를 나름데로 분석한다고 하면서 코드 한줄 한줄 보면서 이 신호는 어느 신호고 왜 쓰였는지 공부하면서 보고있습니다. 하지만 이렇게 보는게 시간도 많이 걸리고 너무 나무만 보고 숲은 보지 않는 느낌도 듭니다. 또한 제가 직접 RTL 코드를 작성하지 않다 보니까 제 실력이 느는 것 같지도 않습니다. 이 경우 제가 어떻게 학습을 하는게 가장 효율 적일까요? 이 강의를 들으면서 여기서 진행하는 CPU설계나 UART를 제 프로젝트로 해서 직접 설계해보고 돌려 보는게 저의 목표입니다 . 하지만 cache 같은 부분을 보면서 코드를 분석하는데 2주 정도의 시간이 걸리니 이렇게 공부하는게 맞는지 조바심을 느낌니다. 이렇게 공부하는게 맞는지 의문이 듭니다.
미해결
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
쿼터스에서 보다 싶이 82%에서 진전이 보이지 않는데 이거 해결 방법이 있나요?
