안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)안녕하세요, 맛비님.아래 시간대에 언급해주신 링크가 영상 하단에 안 보여서 문의 드립니다. 관련 링크를 첨부해주시면 공부에 많은 도움이 될 것 같습니다.4:50 - RESP 관련 링크23:20 - AXI VIP 관련 링크문의 읽어주셔서 감사합니다! 

안녕하세요!제가 취업하고 시간이 안나서 강의수강을 미루고 있다뒤늦게라도 강의를 들으려고 하는데 혹시 강의 만료일 을 연장해주실 수 있으실까요? 항상 도움 많이 받고 있습니다 감사합니다!

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)안녕하세요, 맛비님.[HDL 22장] : Basic Module 설명 부분 (2:55) 관련하여 질문 드립니다.해당 module에서는 data를 저장하는 F/F의 CE에 s_ready만 연결되어 있는데, s_ready & s_valid로 연결되어야 하는 것이 아닌지 궁금합니다.handshake는 valid, ready가 모두 1일 때 data transfer가 발생하는 것으로 이해했는데, s_ready만 CE에 연결된 경우, s_valid == 0이어도 s_ready == 1이 되어서 data가 전달되는 상황이 발생되는 것이라고 생각했습니다.좋은 강의 제공해주셔서 감사합니다.

안녕하세요 맛비님.  혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수 있을까요? 감사합니다.

안녕하세요 강의듣는 수강생입니다.수업 내용을 pdf로 필기하면서 진행중이었는데 초반강의에서 제공해주신 디지털회로설계 교안에서 chapter 5부터는 강의내용에 해당하는 pdf파일이 없고 띄엄띄엄 있어서 문의드립니다.개인적으로 pdf파일로 필기를 하면서 수업을 듣는게 좀더 효율적으로 생각이들어서 혹시 제공해주실수 있으신지 해서 문의드립니다.

수강기간이 얼마 남지않아 이전의 QnA를 확인해보니 무제한으로 변경가능한거같아 무제한으로 변경 문의드립니다.

안녕하세요 제가이미 학교에서 디지털시스템과목으로 비바도 프로그램을쓰고있는데 이 프로그램으로 계속 강의를 진행해도 문제가없을까요??

22장 4m쯤 Module 부분입니다. s_ready를 보면m_valid =0이거나m_ready = 1이면s_ready가 1이 되도록 되어있습니다. m_ready가 1일때만을 가지고 s_ready의 값을 결정할 수 있다고 생각했는데m_ready = 0 & m_valid = 0 인 경우때문인건가요?이 경우도 유효한 data 값을 가지고 있지 않지만 master가 준비가 되어있지 않기 때문에s_ready 값을 1로 올리면 안되지않나요? 

안녕하세요 🙂설계독학맛비님이 작성하신 코드를 보니,output같은 경우에module에서 선언하실 때는 output o_dout; 처럼 하시고따로 reg dout; 을 선언하신 뒤에(코드상에서 o_dout과 dout값이 같다고 가정)assign o_dout = dout;으로 작성을 하셨더라구요 이는 가독성때문인지 혹은 그냥 맛비님의 스타일인 것인지,아니면 다른 이유가 있어서 다음과 같이 작성하신건지 궁금합니다. 강의를 듣기 전에 제가 설계를 진행하였을 때는처음부터 output reg d_out; 했어서 이런 질문을 드립니다.또 module input, output을 작성할 때 어떤 output이 reg type인지 몰라서 그렇다면이후에 reg로 선언할 때도 dout이 아닌 원래 output인 o_dout을 이용해서reg o_dout; 처럼 작성해도 되지않나 싶어서요 ! 의미없는 질문인 것같지만 갑자기 궁금증이 생겨 이렇게 질문 남깁니다 ..ㅎㅎㅎ 감사합니다.  

안녕하세요 🙂 verilog HDL 시즌2로 처음 설계독학맛비님의 수업을 듣게 된 학생입니다.다름이 아니라 10분쯤에 파일을 열기 위해 사용하신 gvim을 따라 사용하니 맛비님과 다른 화면이 나와 질문글을 남깁니다. 첫번째론 gvim을 찾을 수 없다고 나와 이어서 나온 설명대로 3가지를 install한 후 다시 실행하자 화면이 다른 것을 알게 되었고 그제서야 보니 맛비님은 gvim, 저는 neovim으로 되어있는 것을 보았습니다. 큰 문제는 아니나, 제 화면에서는 코드 확인과 수정 정도만 가능하지만 맛비님의 화면에서는 file부터 edit, tools, window 등 다양한 버튼이 있어 가능하면 똑같은 GVIM을 사용하고 싶은데 어떻게 하면 되는지 알려주시면 감사하겠습니다.  [1. 질문 챕터] : HDL 22장 10분쯤[2. 질문 내용] : gvim 관련하여[3. 시도했던 내용, 그렇게 생각하는 이유]아래의 화면과 같이 sudo pat install neovim-qt , vim-gik3, vim-motif을 실행  ㄴ 

강의 도중에 간단히 NAND나 NOT에 대한 질문이 나올 수 있다고 하셨는데, 모든 논리회로의 기초가 되는 NAND정도는 그리겠지만 디코더나 카운터 같은 복잡한 회로도 논리기호로 바로 표현하거나 CMOS로 그릴 줄 아는 수준까지 외워야될까요? 그리고 약간 이상한 질문일 수도 있겠지만, 취업을 위해서 베릴로그 코딩 구현 능력이 얼마나 있어야 되는지도 궁금합니다. 구현 능력이라 함은 면접에서 종이 한장을 주고 여기서 당장 4비트 FA에 대한 코드를 적어봐라, 라고 시킬 수도 있을까요?설계를 할 때 처럼 전체적인 스켈레톤 코드나 의사코드를 작성하고나서 세세한 것은 AI나 서치를 이용해서 한다면 쉽겠지만 이게 아예 백지상태에서 엄밀한 코드를 작성하는 것은 쉽지 않으니까요...쉽게 말하자면 소프트웨어 분야에서 취업할때 코딩테스트 보는것마냥 면접을 진행하는지 궁금합니다.

Q&A들을 보다보니 기존 수강자들도 수강기간을 무제한으로 변경 가능하다는 내용이 있어 수강기간 무제한으로 변경 요청드리고 싶습니다.

안녕하세요, 삼코치님.강의 잘듣고 있는 수강생입니다. 다만 이 강의 수강기한이 무제한인 것으로 알고 있는데 제 계정에서는 2026.2.2에 만료된다고 나와서 문의드립니다. 무제한으로 변경하려면 어떻게 해야할지 문의드립니다.  감사합니다.

암바 강의 25장 6분 10초 질문드려요.hw의 stall은 empty와 full이 발생될 때 일어난다 하셨는데, 강의에서 예시로 들어준,앞단의 입력하는 모듈이 fifo에 write하는 속도가 뒷단의 모듈이 read하는 속도보다 빠른다면 full이 일어나지 않아 하드웨어 성능이 좋아진다 하셨습니다.그러나 이러면 empty도 자주 발생해서 퍼포먼스 드랍 또한 자주 발생되어 하드웨어 성능이 안좋아지는것 아닌가요?

안녕하십니까좋은 강의 감사했습니다. 다름이 아니라, 한 차례 완강 후 복습을 진행하려고하는데 수강기간이 얼마남지 않은것을 확인했습니다. 혹시 수강기간 연장 가능할지 문의드립니다.

안녕하세요 코드를 보다 의문점이 들어서 질문 드립니다. input으로 들어오는 SCL 을 그대로 사용하는게 아니라 3단 F/F을 통해 slave 쪽의 clk에 맞춰서 SCL_posedge, SCL_negedge를 사용함으로써 동기화를 하여 Slave의 메인 clk에 맞춰 데이터를 채갈 수 있도록 하는 것은 이해했습니다! 근데 SCL_posedge 및 SCL_negedge 의 경우 '안정화 된' [2:1] 세번째, 두번째 F/F의 결과를 보고 posedge 및 negedge를 출력하기에 SCL은 안정화 된 값을 가지는 것을 이해하엿으나SDA_synched의 경우 [2:0] 총 3개의 F/F 에 대해 AND 를 취한 결과를 사용하고 있습니다. 이렇게 하게 되면 만약 최악의 경우SCL_posedge가 '1'이 되었을때 data_in 에다가 SDA_synched의 값을 넣어야 하는데 SCL_posedge가 1이됨과 동시에 SDA_syncehd[2], SDA_syncehd[1] 이 모두 1이고 SDA_synched[0] 이 0에서 1로 바뀌는 중이라면 결국 data_in에 무엇을 저장해야 할 지 몰라서 meta stable 한 상태에 빠질것이라고 생각됩니다.이를 방지하려면,wire SDA_synched = SDASynch[2] & SDASynch[1] 로 선언해서 사용해야 하는 것 아닌가요?? 감사합니다.

full_adder설계 테스트 벤치 설계, 시뮬레이션확인, sdc파일 입력 및 합성을하고 timing analyze를 확인해보는데 계속 no path라고 나옵니다.. 뭘 놓친건지 모르겠습니다. 강의 그대로했는데 뭐가 문제일까요 ㅠㅠ

삼코치님 sram강의에서 waveform에서 inner 메모리를 보기위해서 modelsim에서 Memory List 부분에서 sram인스턴스 네임을 클릭하면 Objects 리스트에서 mem 시그널이 표시된다고 하셨는데 Memory List에서 클릭을 했는데 Objects 목록에서 mem 시그널이 안 뜨는데 어떻게 해야 하나요? 일단 저는 최신 quartus프로그램과 questa를 깔긴했는데 강의에서 처럼 quartus 20.1버전과 modelsim을 깔아서 다시 시뮬레이션을 돌려봐도 mem 시그널이 안보입니다.

안녕하세요 학습 중에 코드를 보고 궁금증이 생겨 질문 드립니다. DataMem spec을 보면 mem 이 4byte짜리로 총 128개로 구성되어 있는데, always 문을 보면 mem[0] ~ mem[63] 까지의 공간을 사용하는 것으로 보입니다. 나머지 mem[64] ~ mem[127] 까지는 사용이 안되는거 같은데, 그러면 굳이 reg [31:0] mem [127:0] 으로 선언한 이유가 있을까요?? 뭔가 제가 파악하지 못한 의도가 있는것인지 궁금하여 질문드립니다!! 감사합니다.

encoder의 경우, output이 [1:21]로 서술되어 있습니다. 근데 tb를 보면 output인 encoded_message가 [21:1] 로 선언되었는데, 이렇게 선언하게 되면 encoded_message 에 들어오는 값은 B[21:1] 로 매칭되서 들어오게 되는건가요? 아니면 tb 코드에서 [21:1]로 잘못 선언한 것인지 궁금합니다! 감사합니다.