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설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

[HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편

valid/ready handshake에서 질문있습니다

349

김태현

작성한 질문수 2

1

=================

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

==================\

 

안녕하세요 !! 우선 강의 너무 잘듣고 있습니다

1.제가 궁금한질문이 강의 초반 46초 강의자료에서는 A가 master로 valid신호를 output으로 내보내고, B가 slave로 ready신호를 내보내는데, 이 반대가 되어야 하는거 아닌가요??

Master에서 ready신호를 내보내, slave에서 data받을 준비가 되었다고 알고, handshake가 일어나도록 해야하는것으로 알고 있었는데 제가 알고있던것과 정 반대가 되어서 질문입니다.

  1. 두번째로 실습자료보면 i_hs와 o_hs로 input side와 output side에서 handshake가 일어난다고 보셨는데 이는 inputside에서 slave와 master가 있는것이고 outputside에서 slave와 master가 있어, 각 2개의 master와 slave가 존재하는 것인가요??

verilog-hdl fpga 임베디드 amba

답변 1

0

설계독학맛비

안녕하세요 🙂

A1. 다음 문서 참고 부탁 드립니다.

https://developer.arm.com/documentation/ihi0022/k

imageA2. 중간 모듈 기준(예를들어 skid buffer) 으로 input side 의 handshake 는 slave 역할이 되겠고, o_hs 는 master 의 역할이 되겠습니다. data 는 master -> slave 로 연결되어 이동합니다.

image

즐공하세요 🙂

 

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