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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
노트북에 설치할 용량이 없는데 윈도우 비바도로 그냥 배워도 될까요>
가능할까요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vivado 설치 시 source 관련 문제입니다.
안녕하세요 맛비님. 오늘 시작한 수강생입니다. 다름이 아니라 linux 환경에서 vivado 설치 중 source 입력 과정에서 어려움을 겪고 있습니다.정확히 어디인지 말씀드리자면,맛비님의 설치 가이드 google doc 중, 파란색 하이라이트 부분을 입력한 후, 위 사진과 같이 "No such file ro directory"라는 구문이 떴습니다. 이 문제를 해결하고자 커뮤니티에 "source"라는 키워드를 검색하고 저와 비슷한 사례를 찾아본 결과, https://www.inflearn.com/questions/570658/source-%EA%B3%BC%EC%A0%95%EC%97%90%EC%84%9C-x27-no-such-file-or-directory-x27-%EC%97%90%EB%9F%AC이 수강생분께서 질문하셨던 것과 비슷한 맥락의 경로 문제를 겪고 있는 것 같다고 생각이 들었습니다. 따라서, 경로 재설정을 하면 되려나?라는 생각으로 방법을 구글링을 해보았으나 정말로 그 문제인지 판단이 서지 않아 질문을 올려봅니다.제 컴퓨터와 노트북에서 동시에 설치를 진행하였고 노트북에선 "vivado &"까지 실행된 것으로 보아, 컴퓨터에서 설치 과정 중 복사 붙여넣기 할 때 제 실수로 인해 발생한 것 같습니다. 위 문제에 대해 해결책을 제시해주시면 정말 감사할 것 같습니다. 강의 설명에 말씀해주신 것처럼 리눅스 환경 입문이랑 설치 과정부터 정말 어려운 것 같습니다. verilog hdl, fpga뿐만 아니라 linux 또한 1타 선생님이신 것 같습니다. 좋은 강의 앞으로 열심히 수강하겠습니다! 좋은 주말 되세요.
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HDL 11장 COUNTER의 관하여 질문이 있습니다.
안녕하세요??output [6:0] o_cnt; 이 부분을 따로 밑에서 assign o_cnt = cnt; 로 선언해주지 않고 output reg[6:0] o_cnt로 선언하여 밑에 적어 놓은 코드와 같이 변경을 해보았습니다. module counter_100(input clk, reset_n,output reg [6:0] o_cnt ); always@(posedge clk or negedge reset_n) beginif(!reset_n) begin o_cnt<= 0;end else if (o_cnt <100 ) begin o_cnt <= o_cnt + 1;endendmodule이런 식으로 설계를 해도 되는 건지 궁금하여 여쭤봅니다.
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BRAM layency
맛비님 안녕하세요 ! BRAM Ctrl 부분을 복습 도중 질문 사항이 생겨 글남기게 되었습니다. 강의와 다르게 비바도에서 직접 bram ip를 불러와서 테스트 벤치를 작성해보려고 했습니다. 이때 Total Port B Read Latency가 2 clock cycle 이라고 나와있습니다.이 경우에 제가 PORT A에서 DATA를 받아 메모리에 쓰고 B에서 OUTPUT를 통해 출력을 읽는데 2 Clock에 latency가 걸린다고 이해하면 되는지 궁금합니다.(이것의 기준이 PORT A, B 의 clk가 같을때 얘기인지 궁금합니다.)
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Verilog 문법 관련 질문입니다.
안녕하세요! Verilog 문법 관련 질문드립니다.!always @(a, b, sel) begin if (sel) op = a; else op=b;end이런 형태의 Code가 Latch를 유발할 수 있는 Code인가요? if문 혹은 case문에서 조건을 따질 때, x 혹은 z가 condition으로 입력되는 경우 Latch가 생성되지 않도록 합성되는지 궁금합니다. (위 코드에서 op=b가 실행되는지 궁금합니다. )
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step2에서 설치 오류
vi /root/.Xilinx/install_config.txt 넣으면 강의와 같은 화면이 뜨는게 아니라 저렇게 나옵니다.저 물결이 의미하는게 무엇인가요 ? 그리고 어떻게 하면 해결할수 있을까요...
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FPGA 이용한 장치 만들기
안녕하세요.생초짜로서 강의 잘듣고 있습니다.6장에서 Verilog HDL과 등등으로 실제 칩을 제작하는 과정에 대해서 확인했습니다. 칩을 만들면 결국, 고정되어 다른 기능을 가질 수 없기 때문에, FPGA가 나온걸로 알고 있습니다.그러면, 최종적으로 FPGA를 이용한 장치를 만들려면, FPGA칩들을 이용하여 보드형태로 만들어서 사용하는가요? 아니면 여러 교육용 보드를 활용해서 만드는 건가요? 첫번째가 맞을 것 같은데요.. 첫번째라면 이에 대한 자료나 방법등을 배우려면 어찌하나요? 어찌든지, FPGA를 이용한 장치를 만들고 싶은 계획은 있는데, 이래저래 모르는 부분이 많아 질문드렸습니다. 감사합니다.
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강의자료
맛비님 안녕하세요, 실전 HDL Season 1 실습자료 외에 강의자료는 없는지 궁금합니다. 항상 감사합니다.
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c code build 오류관련 질문
14장 pipeline 실습편 03:25쯤 내용에서 make를 입력했는데 Command 'make' not found, but can be installed with:sudo apt install make # version 4.2.1-1.2, orsudo apt install make-guile # version 4.2.1-1.2이렇게 나와서 sudo apt install make를 입력했습니다. 그런 다음 다시 해봤더니 이번에는g++ -g -Wall -o test test.cmake: g++: Command not foundmake: *** [Makefile:15: test] Error 127이런 에러가 나왔습니다. 그래서 질문글을 찾아봤는데 du6293님이 저와 비슷한 사례로 글을 남겨주셔서 거기 나와있는 해결책 대로 sudo apt install gcc를 입력했고 이어서 sudo apt install g++도 입력했습니다. 그런데도 똑같이 Error 127이 떴습니다. 보니까 sudo apt install g++하고 나서 맨 밑에 'E: Unable to fetch some archives, maybe run apt-get update or try with --fix-missing?' 이런 문구가 있더라고요. 이후에 구글 찾아보면서 이것저것 해봤는데 계속 같은 오류만 뜹니다. 이 부분에 관해 아시는 부분이 있다면 도와주시면 감사하겠습니다.추가적으로 'sudo apt install g++' 이렇게 입력하면서 생긴 오류부분 사진으로 첨부했습니다!
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수업질문
맛비님 안녕하세요 어느새 벌써 16장을 수강하고 있습니다 ㅎㅎ다름이 아닌 FSM강의를 들으며 우분투에서 비바도를 열어 직접 코드를 짜보고 실행해보려고 했습니다.하지만 .xpr 파일의 실행권한이 존재하지 않아서 chmod로 권한을 주어도 파일이 실행되지 않았습니다. (윈도우에서 비바도를 이용할때는 클릭으로 .xpr 파일이 열리며 비바도가 열렸습니다.)해당 방법에 대한 조언을 구하고 싶습니다. 좋은 하루 되십시오,
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counter에 대하여
맛비님 안녕하세요, 10장 counter 강의를 듣고 질문 사항이 생겨 글 남기게 되었습니다.counter를 설계할때 sw 처럼 cnt = cnt + 1; 설계하면 안된다고 Combinational Logic의 정의와 함께 설명해주셨습니다.이때 Combinational Logic은 입력과 동시에 출력이 결정되기 때문에 저장공간 없이 같은 변수 cnt를 사용하면 안된다고 이해하면 될까요 ? 좋은 하루 되세요.
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16장 FSM 강의 Code 질문
module FSM( input clk, input rst_n, input i_run, output reg o_done ); reg[1:0] state; //00:IDLE, 01:RUN, 10:DONE, 11:None wire is_done; always@(posedge clk or negedge rst_n) begin case(state) 2'b00 : // IDLE begin if (rst_n == 1 && i_run == 1) state <= 01; else state <= 00; end 2'b01 : // Run begin if (!rst_n) state <= 00; else if (rst_n == 1 && is_done == 1) state <= 10; else state <= 01; end 2'b10 : // Done begin state <= 00; end dafault : //Deafalt begin state <=00; end endcase end endmodule보이는 그대로 FSM을 state를 case로 나눠서 기술해봤는데, 혹시 위와 같은 방식으로 설계하면 문제 없을까요?
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수업내용
[9장] signed에 대한 질문맛비님 안녕하세요, 9장 강의를 듣고 질문사항이 생겨서 올립니다.signed a= 4'b1000 라는 변수가 있을때 해당 값은 -8이라고 알고 있습니다.이때 궁금한 점은 2의보수를 취할때 MSB도 1->0 or 0->1로 바꿔져야 하는지 의문입니다.
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vivado 설치 중 java.lang.UnsatisfiedLinkError 질문 드립니다.
제가 2020.1, 2022.2 모두 설치를 시도했으나 실패했습니다.. 설치 폴더 경로도 /tools, /home/wonchan/tools 다르게 해보았습니다. 구글에 java.lang.UnsatisfiedLinkError를 검색해서 시도해보려고 했으나 라이브러리 설치가 잘 안됐는지 여전히 vivado 설치가 잘 되지 않아서 질문 드립니다..
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수업질문 D F/F
=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================HDL 4장 강의를 듣고 질문이 생겨 글 남기게 되었습니다. 마무리에서 D F/F이란 순차회로를 구성하기 위해서 사용되는 로직이다 라고 말씀해주셨습니다.해당 사진을 보면 F/F이 논리 gate들인 combinational logic으로 구성되있기 때문에 D F/F이란 순차회로를 통해 구성된 로직이다 라고 생각하면 틀릴까요 ? 좋은 하루 되십시오. ++ 추가 질문 생겨 같이 올립니다.chapter_5 D F/F 설계 코드에서 여기서 처음에 모듈 input, output을 설정할때 output reg o_value_sync_reset을 설정하면 굳이 r_ff_sync_reset이라는 변수를 사용하지 않아도 되지 않습니까?? 좋으 하루 되십시오.
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베릴로그 코딩 스타일
hdl-bits Mt2015 lfsr - HDLBits (01xz.net) 풀다가 궁금해서 문의 드립니다.문제 풀어나가는 방식 두 가지(1번 vs 2번,3번)중에서 어떤 방식이 더 좋은 방식이고 실제로 현업에서는 어떤 방식을 많이 사용하는지 궁금합니다? //1번 module top_module ( input [2:0] SW, // R input [1:0] KEY, // L and clk output [2:0] LEDR); // Q d_ffs f0 (.i_0(LEDR[2]),.i_1(SW[0]),.clk(KEY[0]),.L(KEY[1]),.q(LEDR[0])); d_ffs f1 (.i_0(LEDR[0]),.i_1(SW[1]),.clk(KEY[0]),.L(KEY[1]),.q(LEDR[1])); d_ffs f2 (.i_0(LEDR[1]^LEDR[2]),.i_1(SW[2]),.clk(KEY[0]),.L(KEY[1]),.q(LEDR[2])); endmodule module d_ffs( input i_0, input i_1, input clk, input L, output q ); always @(posedge clk) begin q <= (L ? i_1 : i_0); end endmodule //2번 module top_module ( input [2:0] SW, // R input [1:0] KEY, // L and clk output [2:0] LEDR); // Q reg [2:0] LEDR_next; always@(*)begin if(KEY[1])begin LEDR_next = SW; end else begin LEDR_next[0] = LEDR[2]; LEDR_next[1] = LEDR[0]; LEDR_next[2] = LEDR[2] ^ LEDR[1]; end end always@(posedge KEY[0])begin LEDR <= LEDR_next; end endmodule //3번 module top_module ( input [2:0] SW, // R input [1:0] KEY, // L and clk output [2:0] LEDR); // Q wire L; wire clk; wire [2:0] R; reg [2:0] Q; assign R = SW; assign clk = KEY[0]; assign L = KEY[1]; always @(posedge clk) begin if(L) Q <= R; else Q <= {Q[2]^Q[1], Q[0], Q[2]}; end assign LEDR = Q; endmodule
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비쥬얼스튜디오 베릴로그 환경 만드는법
강의 중 비쥬얼스튜디오에서 베릴로그 환경 설정하는 법을 알려주신다고 하였는데 언제 강의를 볼 수 있을지 궁금합니다.
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직무 면접에 관한 질문이 있습니다
안녕하세요 맛비님.저는 맛비님 강의를 수강중인 취준생입니다.다름이 아니라 면접과정에서 궁금증이 생겨서 질문을 남기게 되었습니다.저는 전자공학과를 전공으로 했으며 3학년 까지 임베디드 관련 프로젝트를 하고 수상도 했습니다. 그런데 4학년에 rtl 엔지니어에 관심이 생겨서 공부를 시작했습니다. 유튜브나 전공 강의들을 통해서 verilog의 기초 문법을 다지고 디지털 로직에 관한 기초를 쌓았습니다.하지만 기업 면접에서는 3학년때까지 임베디드 관련 활동을 했으면서 왜 1년도 안되는 경험으로 rtl 엔지니어로 지원하느냐는 질문을 받았습니다.그래서 반도체에 관심이 많았고 설계에도 관심이 있어서 rtl에 지원하게 되었다고 말씀드렸습니다. 그리고 추가로 유튜브와 사설강의를 통해서 부족한 부분을 보완하고 있다고 말씀드렸습니다. 면접관님은 이 답변을 들으시고 기업에서는 저런 수준의 공부량으로는 같이 일을 할 수 없다는 말을 들었습니다.그래서 궁금한점이 실제로 회사에서 일을 하기 위해서는 높은 수준의 능력이 필요한지 궁금합니다. 참고로 제가 지원한 회사는 중소기업입니다.설계독학 맛비님의 강의들을 따라해보고 학교 강의인 디지털 집적 회로 강의도 복습하고 있는데 이 수준으로는 택도 없을까요..?
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can't connect to X11 window server using
질문글은 환영합니다!!! 작성하시기 전에 다음을 확인 부탁드려요 :)============================================================================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요..개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.============================================================================ can't connect to X11 window server using '10.0' 라고 뜨면서 vivado 실행이 갑자기 안되네요 원래 잘됐었는데 뭐가문제인지모르겠습니다.ㅜㅠ
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[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편) 코드 이해
강의를 듣던 중 코드에 대한 이해가 부족해서 그런데, 위의 사진에서의 코드를 보면for(i=0; i<100; i = i+1) begin @(negedge clk); i_valid = 1; i_value = i; @(posedge clk); end에서 @(negedge clk);와 @(posedge clk);를 사용하는 이유를 알 수 있을까요?? 추가로 @(posedge clk);, @(negedge clk);에 대한 문법이 이해가 안됩니다. 설명 부탁드립니다 ㅠㅠ