설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
설계독학과 함께 Verilog HDL을 이용하여 SoC Bus의 기본이 되는 AMBA AXI4 설계와 VIP 검증 경험을 쌓아봅시다!
Verilog HDL
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기본부터 실무까지 제시해주는 로드맵
아무것도 몰라도 따라오다 보면 전문가가 될 수 있어요!
Verilog HDL
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Verilog HDL
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설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
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회로설계 멘토 삼코치
회로설계 3일 챌린지 : [내 경험-기업] 매칭 전략 설계하기
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종료
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[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
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Basic SystemVerilog Testbench ( 회로설계 검증 )
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Verilog ZYNQ Program 1 (Zynq mini 7020)
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FPGA로 만드는 AI 가속기 — 이미지 처리부터 CNN 학습·하드웨어 검증까지
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설계독학맛비
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
- 가격
- 275,000원
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설계독학맛비
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
- 가격
- 275,000원
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alex
Verilog FPGA Program 1 (Zynq mini 7020)
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EdgeChipLab
FPGA로 만드는 MNIST NPU — 실제 손글씨 숫자를 인식하는 인공지능 완성
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종료
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MetaEncore
[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
- 일정
- 일정: 1월 20일 - 2월 2일
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alex
Verilog FPGA Program 6 (ddr Arbiter)
- 가격
- 55,000원
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EdgeChipLab
FPGA로 만드는 실전 하드웨어 — 디지털 시계부터 실시간 카메라 영상까지
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EasyFPGA
FPGA로 배우는 실전 이더넷 시스템 구현 – TEMAC IP 기반 Gigabit 통신 설계
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![회로설계 3일 챌린지 : [내 경험-기업] 매칭 전략 설계하기](https://cdn.inflearn.com/public/files/courses/338448/cover/01k23djt8eemw8kd8m7z7hzbj3?w=420)
![[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/339654/cover/01kd4msfagd2e2k3jff2ywc124?w=420)
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