Linux 커널 업데이트 패키지 다운로드 오류

안녕하세요 🙂 놓친 부분은.. 저도 잘 모르겠는데요.최근에 Verilog 강의를 만들면서 WSL 부분을 새 컴퓨터에 설치한 적이 있어요.https://wikidocs.net/258472위 링크 참고해보시겠어요?

axi4 인터페이스?

안녕하세요 🙂 AI 인턴이 답을 달았지만, AXI 는 I/F 의 종류입니다.myip 내부에는 AXI4-Lite I/F 의 Slave 역할을 하는 Verilog 코드가 들어있어요.Master 는 PS 영역에 있습니다.즐공하세요 🙂

14장 출력 cycle의 latency관련 질문

안녕하세요 🙂 testbench 상에서 delay 를 맞추다 보니 발생한 waveform 이슈이고요.다음 링크 참고 부탁드릴께요. 즐공하세요!14장 pipeline 실습내용 power of 8 operation 그림 질문

verilog 동작 타이밍 관련 질문입니다.

안녕하세요 🙂질문이 너무 길어서 + 코드 질문인지라 ㅠ 어디서부터 어떻게 답변을 드려야하나 어려움이 있는데요. (코드는 있는 그대로 동작을 하니까.. ㅠ)전달드린 코드의 동작을 여쭤보시는거라면, waveform 확인을 부탁드립니다.그럼에도 불구하고.. 분석이 어려우시다면..세부적으로 각 signal 의 궁금하신 timing 때 waveform 을 올려서 질문을 다시 작성해주시면 좋을 것 같아요.

memory 자동 설정되는 부분 관련하여...질문있습니다.

안녕하세요 🙂4K 이면, 1024 개의 register 를 사용할 수 있습니다.저희는 현재 16개 정도? 사용하고 있어서, 문제는 없을 것 같아요.자동으로 조정? 하는건.. 저도 잘 모르겠네요. (tool 만든 분들이 잘 아실 것 같아서)강의에서는 매번 새로운 design 을 하기 때문에 과정이 반복되서 귀찮?음이 있으실 수 있는데요.현업가시면, (여러번 수정하겠지만) 지금보다는 괜찮지 않을까.. 위로를 해드립니다.즐공하세요!

Retiming 관련 질문입니다.

안녕하세요 🙂 "Combinational 로직의 타이밍을 조정하기 위해 F/F을 추가하거나 F/F 위치를 이동하여 주파수(frequency)를 높이는 과정을 retiming이라고 합니다."즐공하세요!

fsm_counter모듈의 o_done

안녕하세요 🙂강의에서 언급드렸던 것으로 기억하고요.다양한 코딩 스타일을 보여드리려고 한거에요.문법의 차이 입니다. 동일한 기능을 합니다.o_done 은 assign 으로 처리하셔도 됩니다.즐공하세요.

xilinx dma ip와 차이점 질문

안녕하세요 🙂 Xilinx 에서 제공하는 IP 는 full source code 공개가 안되어 있는 것으로 알고 있습니다.본 강의에서는 Xilinx 가 제공하는 IP 가 아닌, 직접 IP 를 설계하는, 실제 현업에 가셔서 하실 업무인 학습에 목적이 있었습니다.AXI 의 다양한 기능을 어디까지 지원해주느냐, 다수의 Master slave 상황에서 얼마나 data 를 원할하게 줄 수 있는가 등등의 디테일이 다를 것 같아요.

시계만들기 질문

안녕하세요 🙂 다행이네요. run all 을 누르시면, $finish 를 만날때 까지 simulation 이 진행이 돼요.즐공하세요!

vivado의 설치 관련?

WSL 상에서 버전이 겹치신 걸까요?둘중에 최근에 설치하신거 하나만 남기시고 지우시면 될 것 같아요. (rm -rf )저는 버전을 하나만 쓰고 있어요. 즐공하세요 🙂 (사진)