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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
cascade구조를 활용한 Watch의 Delay
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================이제 Watch만 들으면 1회독 끝나고, FPGA 강의와 함께 2회독을 돌릴 예정입니다 ㅎㅎ 강의를 수강중에 질문이 생겨 물어보고자 글을 쓰게 됐습니다.[이해한 부분]코드에서 Delay를 고려하지 않는다면 D-F/F에 의해 1 Cycle의 Delay가 발생하게 된다. (육안으로는 확인하기 쉽지 않다. 100만분의 1초)이를 보정하고자 코드 내 Delay 2정도를 감안하게 해주는 코드를 입력한다.[궁금증]제가 배우기론 Critical Path에 의한 딜레이도 존재하고, 복잡한 Logic일수록 영향이 크다고 알고 있습니다. [질문사항]Simulation 상에서는 Critical Path에 의한 Delay는 고려하지 않는지. 첫번쨰 구조에 비해 Cascade구조는 1시간 = 60분 = 3600초 로 초 -> 분 -> 시 순으로 증가한다고 이해했는데, 이렇게 되면 Delay의 영향이 더 커지게 되는것은 아닌지 몇 광년을 측정할 경우, 2번방법이 가장 좋다고 하셨는데 이부분을 듣고 나니 제가 2번에서 질문한 것과는 전혀 반대되는것 같습니다. Pipeline 개념으로 수도관에 물이 채워져있고, 신규 입력에 대해 밀어내기 때문에 빠른 동작이 가능한 것이라고 이해하는게 맞는걸까요? 질문내용이 강의내용에서 살짝 벗어나는것 같긴 한데, 이번 강의를 수강하며 궁금증이 생겨 질문드립니다!! (실제로 면접에서 Timing관련 Simulation 동작을 작성하라고 했는데 상태변화에만 집중한 나머지 Timing 부분을 고려하지 못했던 경험이 있어서요 ㅠ)
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AWIDTH 와 DWIDTH
메모리에서 이해가 안가는 부분이 있어 질문 드립니다.AWIDTH 와 DWIDTH 가 이해가 안가는데 혹시 AWIDTH 는 메모리의 DEPTH 로DWIDTH 는 메모리의 WIDTH 로 이해하면 될까요?? 이렇게 됐을 때 tb쪽에서 mem_depth 가 뭘 의미하는지 이해가 가지 않습니다 =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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파라미터 , 디파인
디파인 하신 부분 파라미터로 대체해도 될것같은데디파인 하신 이유가 궁금합니다설계스타일이신가요?? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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HLS 설계 시 필요한 C언어 역량
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님!! 강의 주제와 연관은 있지만 살짝 벗어난 것 같아 질문드리기가 살짝 조심스럽지만 역량을 키우는게 필요하다 판단하여 질문드리게 되었습니다. [질문배경]최근 면접을 다녀왔는데, 강의에서 말할 HLS까진 아니여도 기본 LED 동작코드를 C로 작성해보라는 문제가 출제되었습니다.그 과정에서 동작 및 "함수가 어떤게 필요하겠다"정도는 파악하였지만 실제로 코드를 작성하지 못했고, 그 과정에서 C언어 역량이 많이 부족하다는 것을 깨달았습니다. [찾아본 사항]https://www.inflearn.com/chats/333144/%ED%95%98%EB%93%9C%EC%9B%A8%EC%96%B4-%EC%97%94%EC%A7%80%EB%8B%88%EC%96%B4%EA%B0%80-%EA%B0%96%EC%B6%B0%EC%95%BC-%ED%95%A0-%EC%86%8C%ED%94%84%ED%8A%B8%EC%9B%A8%EC%96%B4-%EC%97%AD%EB%9F%89이전 수강생분이 질문한 부분에 대해서도 확인을 해보았습니다.이 답변에서 맛비님께서 Simulation을 위한 C언어 능력 정도가 필요하다고 말씀하셨고, System HDL을 작성하기 위하선 C++을 공부하면 좋다고 말씀하신것을 확인했습니다. [질문사항]위 답변을 참고하고도 다음과 같은 질문이 생겼습니다.C언어에도 여러 내용이 있는데, 어느 부분을 중점적으로 공부하면 좋을지/ 어디까지 정도만 알면 되는지 가 궁금합니다.C++은 C언어와 비슷하다고 알고있는데, C++역량이 HLS 설계시 왜 필요한지 정말 간단하게라도 설명가능하실지 요정 드립니다. 실무 면접을 통해 많이 부족한 것을 깨달았고, 그만큼 기본기가 중요하다는 것을 배웠습니다. 강의를 통해 많은 것을 배워갈 수 있도록 하겠습니다. :)
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14장 Pipeline 실습 질문있습니다.
40번째 ~ 46번째 라인인 시프트 레지스터 구현을 Concat syntax 사용해서 구현하셨는데 매 cycle 마다 shift left 된다고 하셨습니다.그런데 구현하신 시프트 레지스터는 Right shift register로 보이는것 같아서요.벡터값이 3 2 1 0 이런식으로 가서 shift left 된다고 표현하신건가요 ??물리적인 배치와 시뮬레이션 값이랑 잘 매칭이 안되고 있습니다 ㅠㅠ해당 사진의 출처는 HDLBits Exams/m2014 q4k 이고 문제의 솔루션도 맛비님이 제공해주신 14강 실습 파일과 동일한 로직을 가지고 있습니다.즉 질문하고 싶은것은 Shift left가 아니라 Shift right가 맞지 않나요 ??레지스터를 어떻게 배치하냐에 따라서 Right left 다르게 할 수 있나요?? 라고 조심스럽게 질문드려봅니다..
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설치오류
재설치 하는데LibXtst.so 다운받으면 될까요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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맛비님의 맛비 시계 강의를 모두 수강하였고, 해당 자료를 보고 아이디어가 떠올라 맛비시계를 응용한 프로젝트를 진행하였습니다.https://www.hackster.io/Yupabal/fpga-watch-with-button-function-on-zybo-z7-14250c맛비님이 hackster.io에 올린 코드를 가지고 "matbi_watch_top", "one_sec_gen"에 대한 코드는 제가 원하는대로 고쳤습니다. 위의 2가지 모듈에는 License를 제 github 주소로 고쳤고, 그 외에 코드들은 matbi님 주소 그대로 두고 저의 github에 올렸는데 혹시 문제가 될까요? (프로젝트를 올린 것도 문제가 될까요?) +추가로 (프로젝트를 진행하면서 생긴 문제였습니다.)하나의 always 구문안에 if~else, if~else 이런식으로 if문을 2개 이상 넣을 수 있나요?이를 시도해보았는데, testbench를 돌려보니 always 구문안에 존재하는 변수 값이 xx로 출력되면서 동작하지 않았습니다.ex)always @( ~~~) beginif(~~)elseif(~~~~)elseend
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Simulation waveform 활성화 안됌
Simulation waveform 활성화가 되지않습니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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Begin end 사용
안녕하십니까 수업을 듣던 중 궁금한 점이 생겨서 질문 남깁니다. Always ~~~ begin End Always~~~begin End 는 always 문이 두개라 사용의 이유가 납득이 되는데Always 문안에서 if문이 한번 사용되는데 begin을 쓰신 이유가 궁금합니다.예를들어) Case2.에서 (확실히 나와있는게 case2)Always ~~~ beginIf ~~ beginEnd else beginEndEnd 가 이해가 가지 않습니다. “Always ~~~~beginIf ~~~~~Else ~~~~End“ 하면 똑같지 않나요 ?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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DUT 시퀀셜 로직에서 output을 뽑기 위한 reg 설정 스타일 문의
안녕하세요. 강의 잘 듣고 있습니다.작성하신 예제 코드를 보면 시퀀셜로직의 always 문에서 아웃풋을 뽑기 위해 별도의 reg 타입 변수를 선언하고 always 문 바깥에서 assign 으로 아웃풋에 reg 값을 넣고 있는데,output 선언할때 output reg a_out; 이런식으로 코딩하고 always 문에서 바로 값을 입력하면 문제가 있는 걸까요? 예전에 듣던 강의에서는 바로 이런식으로 입력을 해서 질문드립니다. 합성할 때나 나중에 FPGA에 올릴 때 문제가 될까 해서요. 감사합니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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hw unconnect
안녕하세요 맛비님알려주신 방법으로 vivado 를 mobaxterm을 이용해 linux환경에 설치했습니다.교육을 듣고 zybo-z7을 사용해보려고 하는데 장치인식을 못하고 있습니다.auto connect를 눌러도 이런식으로 나와서 다음 진행이안되고있습니다.해결 위한 방법이 궁금합니다.또,윈도우에 다운받은 파일을 mobaxterm이용해 linux로 가져오는 법도 궁금합니다.
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ERROR - Program group entry, Xilinx Design Tools, already exists for 2022.2. Specify a different program group entry.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 맛비님 안녕하세요!!우선 지난번에 말씀드렸던 계정이슈는 AMD측과 연락하여 수출계정제한조치를 풀어 해결했습니다! [오류 발생 배경]현재 Linux 환경에 Vivado 설치 진행중인데, 제가 영상을 잘못봐서 20.2 영상으로 설치를 진행했습니다. 어찌저찌 최종 설치 후 파일을 확인해보니 bin 파일이 없어 확인하던 차에 (23분 36초)영상버전이 잘못된 것을 확인하고 가이드북과 22.2버전 영상을 참고하여 원활하게 설치 진행중이였습니다. [오류 발생]22.2 버전 세팅을 완료하고 설치를 진행하는 과정(23분 04초)에서 제목과 같은 문제가 발생했습니다. 오류발생원인은 제가 처음에 설치했던 파일 때문에 발생한 문제로 확인이 가능하나, 기존 설치파일 위치 및 삭제를 하는것에 있어 조심스러워 이렇게 문의 드리게 되었습니다. 현재 디렉토리 상황도 공유해드립니다. [요청사항]기존 설치 파일 제거 후 ./Xilinx_Unified_2022.2_1014_8888_Lin64.bin -- -a XilinxEULA,3rdPartyEULA -b Install -c /root/.Xilinx/install_config.txt 명령어를 이용한 Vivado 재설치1번 방법으로 파일 find가 어렵다면 완전히 밀고 재설치 하는 방법 이 중에서 도와주시면 감사하겠습니다.영상을 미리 확인하지 않고 발생한 문제로 인해 바쁘신 와중에 문의드려 죄송합니다. TT
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Vivado 설치 계정오류
안녕하세요 맛비님!강의를 이제 막 시작하려고 하는 설린이입니다. Xilinx 사의 Vivado Linux 22.2 버전을 다운받을 때 개인정보를 입력한 뒤에 정보를 제대로 입력하지 않았다는 오류가 지속적으로 뜨고 있습니다. Xilinx사에 문의는 하였는데 답장이 오지 않아 일주일 넘게 기다리고 있는 상황입니다.혹시 현업에서 이와 같은 문제가 발생하였을 때 해결방법이 있을까요?
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17장과 20장의 FSM 부분 질문입니다.
17장의 core counter 설계에서 FSM을 작성할때S_RUN state에서 if -else 구문의 else 로 n_state = S_RUN을 넣고그 이유로 'RUN상태를 쭉 유지하기 위해 else를 하고 현재 상태를 input으로 넣는다, 이 부분이 빠지면 100을 줘도 100 cycle 동안 run을 유지하지 않는다. 일종의 버그다' 라고 하셨는데요.해당 부분이 잘 이해가 안가서 질문드릴 내용은 다음과 같습니다.카운터가 동작은 하는데 중간에 카운터가 오동작을 한다는 뜻인가요 ?(즉 카운팅을 하다가 중간에 카운팅이 되지 않는다는 뜻인지?)17장의 else를 위와 같은 이유(버그 방지)로 추가 하였다면, 왜 20장 BRAM Cotnroller FSM의 read/write state 에서는 else 구문을 사용하여 counter의 run 동작 버그 방지를 하지 않는지 궁금합니다. 같은 이유로 버그가 생길 수 있는거 아닌가요 ??
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Arty Z7-10보드 강의
Arty Z7-10 보드 사려고 하는데 맛비님 강의중에서 AI, AMBA 두 개 강의에 보드 사용할 수 있나요??
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14장 질문
안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다제가 알기로 2진수 곱셈은 add->shift->add->shift-> ... 이런식으로 진행되서 연산의 속도가 느리다고 알고있었는데요 (나눗셈도 마찬가지)제가 전공시간에 cpu같은걸 설계할때는 위의 방식대로 add랑 shift를 번갈아가면서 곱셈을 구현했던 기억이 납니다그래서 power 8 결과가 입력을 넣은 후 한참 뒤에 나올거라고 생각했는데요강의에서 구현된 곱셈 회로는 곱셈의 연산시간?? 이 없는것같습니다 (3 cycle 딜레이는 D FF땜에 생긴것같구요)verilog에서 * operator를 사용하면 곱셈 전용 조합회로가 합성되는건가요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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구현한 코드가 맞는지 확인하는 방법
안녕하세요 맛비님!질문이 있습니다! 만약, 제가 구현하고 싶은 기능이 있는데...베릴로그 코드로 구현을 해서 이 코드가 맞는지 검증하고 싶다면?어떻게 확인해야 하는 건가요?검증을 위해 사용하는 언어 system verilog... 이런 거 말고.. 해당 기능을 위해 구현한 베릴로그 코드가 맞는지 확인하려면, 그냥 waveform을 보면 되나요?..파이썬 같은 언어로 예를 들면, 코드를 실행 시켰을 때 에러가 나면 그 코드가 틀렸다고 확인할 수 있는데베릴로그에서는 어떻게 확인하는지가 궁금합니다!답변 주시면 감사하겠습니다!
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FSM 관련 질문
맛비님 안녕하세요! FSM에 대해서 질문이 있습니다. 강의에서는 3개의 state를 가진 core를 control하는 FSM을 예시로 설명해주셨는데, 여기서 말하는 core가 뭔지 궁금합니다. 또한 기능에 따라서 state가 여러개로 늘어날 수 있나요?! 몇 개까지 가능한가요?!NPU의 control unit에 들어가는 FSM은 보통 내부에서 몇번의 연산이 수행되는지 궁금합니다! 답변 주시면 정말 감사하겠습니다! 늘 좋은 강의 감사합니다!
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[링크 문의]Verilog HDL 문법 재밌게 공부할 수 있는 사이트 공유합니다!!
공지사항에 'Verilog HDL 문법 재밌게 공부할 수 있는 사이트 공유합니다!!' 제목으로 올려주신 글에서 해당 링크가 열리지 않는데 링크를 다시한번 공유해주실 수 있을까요? 감사합니다.
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컴퓨터 사양에 따른 Vivado 설치 제한 질문
안녕하세요 강사님!지금 제가 사용하고 있는 Desktop 사양이고 강사님과 다른 프로세서를 사용해서 그런가 winsows 기능 켜기/끄기 부분에 Hyper-V가 없어서요.설치에 제한사항이 없는걸로 알고 있는데.. 진행을 하다보면 99%에서 갑자기 튕기는 현상이 발생하는것 같아서요단순 프로세서 문제인지 궁금해서 질문 남깁니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================