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5장 Instance 연결 질문 있습니다.
안녕하세요.5장에 6분쯤에 test DUT를 연결하는 과정에서 질문이 있습니다.2장의 경우clock_gating_model DUT <-instance 이름 (.i_clk (clk); <- 연결을 할 때 내부 DUT (외부)코드에서 .내부 Port Name(외부 Port Name)의 형태로연결시키는 것으로 이해했는데,5장의 경우는 .clk (clk_for_clk)로.내부 Port Name(외부 Port Name)의 형태를 가지도 있어서 혼동이 됩니다. 혹시 이 경우에는 Name으로 연결하는 방법이라 같은 의미로 이해해도 될까요?================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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17장 질문입니다.
안녕하세요.맛비님 강의를 듣고 많은 도움을 받고 있어, 정말 감사드립니다.17장 관련 질문을 드립니다.조건 i_run에 의해 num_cnt에 데이터가 들어가는 부분에서, 저는 'i_num_cnt의 1 clock뒤에 num_cnt 데이터가 들어 가겠구나' 생각하여 wave를 확인하니 assign문 처럼 데이터가 바로 들어가네요.그래서 제가 간단하게 확인하고자 i_run_d라는 delay를 주기 위해 i_run의 1 clock delay 주는 부분을 추가하여 wave를 확인하니, 이것 또한 assign문 처럼 delay없이 데이터가 바로 들어가는데, 혹시 제가 잘못 생각하고 있는 부분이나, i_run신호의 1 clock delay를 주기 위해서는 다르게 해야 하는 부분일까요?아래는 제가 생각했던 파형 입니다.답변 부탁 드립니다.
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Vivado 설치 후 예제 파일 Build error
안녕하세요. 수업 진행을 위하여 Vivado 설치가 완료된 것을 확인한 후에 올려주신 예제 파일 을 build를 하려고 하였으나 아래와 같은 Error가 발생하여 동작되지 않아 문의 올립니다. 빨리 문제 해결하여 강의를 듣고 싶은데 쉽지 않네요 ㅠㅠ 어떤 문제인 지 확인해 주실 수 있으실까요?
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config 수정 후, vivado 설치 직전 과정
The value specified in the configuration file for EnableDiskUsageOptimization (null) is not valid.라고 계속 에러가 뜹니다. 어떻게 해야할까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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플립플롭의 1 cycle delay?
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================20장 강의를 듣다 마지막 o_read 신호를 플립플롭에 넣어서 1cycle delay하신다고 설명하셨습니다.그것은 이해했는데 reset_n신호가 들어오면 1cycle delay 없이 바로 r_valid가 0으로 초기화되는 이유는 무엇인가요?? 여기서도 105번줄에서 i_run신호가 들어오면 num_cnt가 1 cycel delay 없이 바로 100이 되는 반면,107번 줄에서는 o_done 신호가 들어오면 1cycle delay후에 num_cnt가 0으로 초기화되는 것을 확인했습니다.왜 그런 것인지 알수 있을까요 선생님??
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[HDL20] 최종 실습편 질문
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 마지막 실습에서 질문이 있습니다!always@(posedge clk) begin if (ce0) begin if (we0) begin ram[addr0] <=d0; else qread0 <= ram[addr0] endendtrue DPRAM 코드에서 위와 같이 read,write가 구현되어있고, 해당 원리는 잘 이해했습니다.허나 시뮬레이션 상에서 read가 의도적으로 한 사이클밀려나오게 되는데요(이 부분도 이해했습니다), 해당 사항이 코드에서 어떻게 구현된 것인가요?trueDPRAM코드, TB, DUT를 모두 고려하며 고민해보았는데, read만 한 사이클 뒤에 동작하도록 하는 부분이 어떤 부분인지 잘 모르겠습니다..! 감사합니다 :) end
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Timing Simulation 관련 질문입니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님, counter 설계 강의를 듣다가 문득 궁금한 점이 들어 질문 드립니다. 강의에서 ./build를 통해 돌려서 나온 Simulation은 gate들의 delay가 반영되지 않고 오직 기능만을 확인할 수 있는 Functional Simulation이라고 알고 있습니다. 그렇다면 제가 gate들의 delay가 반영된 Timing Simulation을 보고 싶으면 합성을 진행한 후에 post synthesis simulation을 누르면 되나요?FPGA보드가 없어도 제가 예를 들어 counter에 대한 verilog코드를 짜서 합성만 진행한다면 post synthesis simulation을 눌러서 counter내부의 gate들의 delay가 반영된 Timing Simulation을 확인할 수 있는지 궁금합니다!
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ubuntu 에서 새로운 verilog 타이핑을 세팅하는 법
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================해당 강의 5:57초 와 같은 화면을 생성하려면 어떻게 해야하나요? 예를 들어 cd chapter_1 을 하고나면 vi로 열 수 있는 파일이 tb_clock_generator인데, 이 것을 열면 이미 모든 정답 코드가 작성되어있어서요.전 직접 작성해보고싶은데, 5:57과 같이 기본적인 Verilog 포맷(////와 함께 timescale이 입력되어있는 상황)을 시작하는 방법이 뭔가요?또한 꼭 verilog포맷이 아니더라도 그냥 아무때나 빨리 새로운 메모장을 열고싶을 때의 단축키도 궁금합니다 감사합니다.
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HDL5장 output, reg질문드립니다
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 질문드리는 강의부분은 HDL5장 DFF, Reset실습입니다d_ff_test 코드에서 module port선언 중에 output 0_value_blahblah 등을 선언합니다.module port선언 이후에 reg를 선언합니다.로직 상으로는 조건에 따라 특정 reg에 값을 저장하고, 최종적으로 마지막에 assign통해 reg 저장 값을 output value로 만들겠다. 이렇게 되어있는데요. 어떤 코드들은 그냥 module port 선언할 때output reg ~~~ 이런 식으로 작성하는 경우도 많이 보았습니다. 두 경우는 코드 직관성의 차이인가요?아니면 기능상으로, functional하게 다른점이 있을까요?
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Vivado, Linux위해 재설치 필요할까요
데스크탑에 Vivado 2020.2가 깔려있고, 그 동안 계속 사용해왔습니다.첫 동영상처럼 2~3시간 과정을 거쳐 재설치를 해야할까요?그래야한다면 그럴만한 이유가 무엇인지 궁금합니다. 물론 시간이많으면 군말없이 해보겠지만 제가 시간이 여유치 않은 상황이라서요..! 시간적 여유가 없다면 기존 사용환경에서 진행해도 해당 강좌 수강하는 데에 차질 없을지 궁금합니다.감사합니다.
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시뮬레이션에서 clock diagram의 delay..?
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================시뮬레이션을 돌리고 clock diagram을 보고 공부를 하다보니 의문점이 생겨 질문드립니다..!테스트벤치에서 처음 입력을 넣어줄 때, 즉 130ns일 때, i_valid와 i_value를 동시에 넣어주는 것으로 이해를 했습니다. i_valid는 바로 130ns에서 입력이 1로 나오는데 i_value는 10ns 후인 140ns부터 입력이 들어가더라구요.. 왜 이렇게 되는지 혹시 강의에서 잠깐 언급하신 delay와 관련이 있는 것인지 궁금합니다i_valid와 i_value를 넣어주면 3개의 flip_flop이 있으므로 입력이 들어간 후 한 cycle, 두 cycle, 그리고 3cycle이 시작될 때 출력으로 나온다고 강의에서 이해했습니다. 여기서는 한 cycle이 10ns입니다. 그러면 i_valid와 o_valid를 보았을 때, 130ns에서 i_valid가 들어가면 세 번째 cycle이 시작되는 150ns에서 o_valid가 나오기 시작할 것이라 생각했는데 155ns부터 출력이 나오는데 혹시 왜 이런 것일까요??
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재설치 하고싶은데, 완전히 다시 시작할 수 없나요?
안녕하세요 맛비님, 처음 설치하는데 99%에서 여러가지 오류가 한번에 warn 형식으로 떠서 일단 전부 다 다시해보고 싶어서 우분투 삭제, WSL 삭제후 다시해보려 했습니다. 그런데 다시 다운로드 받으니 MobaXterm에 아예 뜨지도 않습니다.또한 우분투에서는 바로 root 계정으로 들어가 지더라구요. 사용자 계정이아니라.완전히 다시 시작하고 싶습니다. 이것저것 하나씩 오류가 생기는 것 같아 완전히 다시 전부 새로 시작할수는 없나요..?너무 계속 막히니까 여기서 어떻게 해야될지 모르겠어서 질문드립니다.감사합니다.
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vivado 설치 오류 질문
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 맛비님설치영상을 따라하다가 중간에 막혀서 질문드립니다 sudo apt upgrade -y 과정에서 이런저런 워닝이 몇번 떴는데 강의영상에서도 워닝은 몇번 나오길래 그런가보다 하고 넘겼습니다step 2 마지막에 config를 install하는 과정에서 인스톨 99% done이 뜨고 난 후 INFO랑 WARN이 쭉 반복해서 뜨다가 다른 질문 내용처럼 install success가 나오는게 아니라 타임아웃 뜨고 난 후 멈추네요...
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git 실습 파일 clone 실패
안녕하세요, 맛비님. 강의 잘 보고 있습니다. 다름이 아니라, " Verilog HDL [HDL 1장] Testbench 에서 Clock 생성하기 " 강의에서 git 실습파일 clone에 실패해서 문의 드립니다. 강의 대로 git clone https://github.com/matbi86/sulgyedokhak.git 를 입력하니 첨부파일과 같은 결과가 나옵니다. 설치 완료가 시작 단계의 끝인 줄 알았는데 아직 한 단계 남았었네요 ^^ 답변 부탁드립니다.
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리눅스 비밀번호
맛비님 안녕하세요. 리눅스 root 비밀번호를 까먹었는데 어떻게 해결할 수 있을까요? 도무지 생각이 안납니다...
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설치 후 Deleting Shortcut으로 Vivado 폴더 삭제해버리는 경우
설치 후 Deleting Shortcut으로 Vivado 및 각종 생성 폴더를 삭제해버리는 문제가 발생하였고,5번째 설치 시도 끝에 저와 비슷한 분의 글을 발견하여서 덕분에 해결하였습니다.같은 이슈가 생긴 분들께 공유 드리고자 글 남깁니다.Ubuntu 버전을 바꾸어 설치했더니 잘 됐습니다 ! (ㅠㅠ)저는 Ubuntu-22.04.2 버전을 사용했을 때 안됐고,20.04.6 버전 사용했더니 이제야 설치가 잘 됐네요.영상에서는 22.04.5 도 잘 설치가 된다고 하셨는데,뭐가 문제인지는 잘 모르겠습니다.설치가 돼서 너무 기쁘네요!!!드디어 강의 들으러 갑니다 ㅎㅎ
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D drive 설치시 용량 이슈
https://www.inflearn.com/questions/190625/d-drive-%EC%97%90-%EC%84%A4%EC%B9%98%ED%95%98%EA%B8%B0.댓글이 너무 길어서.. 간신히 찾았습니다. 놓칠뻔했어요 ㅠㅠ(새 질문으로 올려놓았어요)========== Q안녕하세요 맛비님, 저는 현재 맛비님 유튜브에 기재된 영상([설계독학] [Verilog HDL 0장] Xilinx Vivado 2022.2 설치 (Windows 11 의 WSL 기반. 설계엔지니어라면 리눅스환경과 친해져야해요!))을 보고 vivado가 아닌 vitis를 설치하는 중입니다. c드라이브에 용량이 확보되지 않아 2020.2버전으로 설치 중이고, /mnt/d/tools/Xilinx 명령어를 통해 저장위치를 d드라이브로 변경하였습니다.하지만, 설치가 28GB에서 멈춰 확인해보니 c드라이브에 저장이 되고 있는 상태였고, 용량 부족으로 인해 에러가 뜬 상태입니다. 유튜브 영상 15:04에 나오는 화면에서 Destination=/mnt/d/tools/Xilinx로 변경하였습니다.죄송하지만, 어느 부분에서 문제가 있었는지 알려주시면 감사하겠습니다.
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xvlog, xelab, xsim : command not found
안녕하세요 맛비님!이전에 파일을 설치했다가 혼자서 삭제해버리는 deleting shortcut 이슈로 네번째 시도했지만 실패하고, 결국 gui로 vivado 설치를 했는데요. (ㅠㅠ)위와 같은 상황이 발생했습니다.설치 과정에서 문제가 있는 것 같은데, 혹시 어느 부분이 추가되어야 할까요?...업무 때문에 바쁘실텐데, 늘 친절하게 답변 주셔서 정말 감사합니다!
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Deleting shortcut
메뉴얼 대로 따라했을 때 위의 사진처럼 Vivado 폴더를 다 지워버리는 것 같은데...이 문제를 어떻게 해결해야 할까요? 영상 보면서 3번 시도해봤는데 안돼서 여쭤봅니다...!
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./clean 관련 질문입니다.
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