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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
FPGA resource사용관련
안녕하세요 공부 중에 궁금증이 생겨서 질문 남깁니다.! FPGA마다 각각 resource가 정해져 있는 것으로 알고 있습니다.실제로 보드를 Implementation을 한 후 bit파일을 만들고 실제 보드에서 동작을 하면 열이 많이 발생하는데 이경우에 리소스를 많이 사용 할 수록 많은 열이 발생할 것 같습니다. 그럼 성능 저하로 이어질 것 같습니다.이를 예방하고자 각 보드마다 리소스를 몇 %를 사용하면 성능저하가 일어난다는 스펙이 정해져 있나요? 강의랑 직접적인 관련은 없지만 궁금증이 생겨서 질문드립니다 . 감사합니다 !
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
register 접근 및 제어 질문
안녕하세요 맛비님. 아래와 같이 코딩을 할 경우 차이가 무엇인가요? 자료를 찾아보니 다르게 작성하는 경우가 있는데 어떻게 다르며, 활용할 수 있는지 궁금합니다.assign leds = slv_reg0 [3:0]; assign sw[3:0] = slv_reg1;위의 코드에서 스위치 4개가 slv_reg1의 0x43C00004;라는 주소에 할당이 되었다고 가정하겠습니다. 그렇다면 4개의 스위치의 주소를 각각 어떻게 접근하고 제어를 할 수 있나요? ON/OFF 상태에 따라 print하고자 합니다. 각각의 스위치 별 주소를 알고 싶습니다. ON/OFF 된 상태를 아래와 같이 제어를 할 수 있는것인가요?char *out0 = (char *) 0x43C00000; *out = 0xFF; // ON *out = 0x00; // OFF
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
이 가속기가 GEMM 의 일종인가요?
안녕하세요.인공지능을 공부하는 중에 GEMM (GEneral Matrix Multiplication) 이라는 단어를 많이 접하게 됩니다.이번 강의에서 다룬 Fully Connected Layer 코어가 GEMM 의 일종이라고 볼 수 있을까요?그리고 Deep Neural Network 을 구현할 때, 수업에서 배운 core 를 여러 번 돌려서 구현이 가능한 것인가요? 그런 경우엔 각 core 에서 나온 출력을 별도의 메모리에 저장을 해두고 사용을 해야하는 것일까요? 감사합니다! =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
알고리즘 별 NPU
CNN을 타겟으로 하는 NPU와 LLM을 타겟으로 하는 NPU는 어떤 차이가 있을까요?LLM이 파라미터수가 많으니 FLOPS를 높이기 위해 MAC연산기를 많이 배치하고 memory bandwidth를 높여주는 정도 일까요?아니면 encoder/decoder라는 구조로 NPU HW에 구조적으로 다른 접근이 필요한가요?NPU 설계시 당연히 CNN,RNN,Transformer와 같이 특정 알고리즘을 염두에 두고 진행하겠죠?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
HW 계산 결과가 영상과 많이 차이나는 이유
안녕하세요. 제공해주시는 영상 항상 잘보고 있는 학생입니다. 다름이 아니라 곱셈 core설계 실습편에서 의문점이 들어 질문드립니다. 사진처럼 저는 HW계산 결과가 41.61us 동안 수행하였습니다. 하지만 맛비님의 경우는 0.95us가 동안 수행하였고 cycle역시 저보다 매우 적은 수준만 수행하였습니다. 차이가 조금이 나는게 아니라 50배정도 차이가 나서 질문드립니다. 차이가 나는 이유가 무엇을까요?혹시 이전 수업에서 적용했던 흔적 때문일까요?참고로 프로그램을 모두 끊고 FPGA전원을 종료한 후에 포트를 뽑고 있습니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Read latency에 대한 질문 드립니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================맛비님. 안녕하세요. 강의 잘 보고 있습니다.Read latency에 대한 질문이 있어 글 남깁니다.커뮤니티에서 latency와 관련된 질문에 대한 답을 보아도 이해가 안되는 부분이 있습니다.문서를 보면 AXI4 BRAM Controller IP는 Read Command 최적화로 Read latency를 줄인 것으로 보입니다.이러한 이유인지 강의에서 1 cycle 미만이라고 하셨고 그림에서도 1 cycle 미만으로 보입니다만 Read latency에 대한 글을 보면 무조건 1 cycle 미만이라는 보장도 없는 것 같습니다.문서만 보고 드는 생각은 상황에 따라 BRAM의 Read Latency가 변한다는 것(온도?)인데, 이러한 상황이 있을 수가 있나요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
dma의 read/write data width
안녕하세요 제공해 주신 코드를 수정해서 rdma와 wdma의 data width를 서로 다르게 설계해보았는데요.AWSIZE와 ARSIZE을 다르게 설정해도 큰 값으로 통일되어 error가 발생하더라구요. data width를 서로 다르게 설계하면 axi spec에 위배되는 것인가요? 잠깐 알아본 바로는 위와 같이 read/write의 width가 다른 data를 전송하고 싶은 경우 경우 큰 쪽의 data width에 맞춘뒤 narrow burst라는 것을 활용해서 data width보다 작은 데이터를 전송할 수 있는 방법이 있던데 이것을 사용해야 하는 것인가요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
axi4-lite 질문
안녕하세요 맛비님. AXI4_Lite 관련 질문을 드리게 되었습니다.1. 스위치나 버튼의 상태를 알려주는 reg의 값과 주소를 알 수 있는 방법이 있나요? 5장과 8장을 통합한 프로젝트를 만들려고 합니다. 각 스위치의 ON/OFF 상태를 UART로 상태를 print하는 것을 하려고 합니다.xilinx에서 제공하는 IP의 datasheet는 아래 페이지에서 원하는 IP를 검색하여 하는 것이 맞나요?https://www.xilinx.com/support.html#documentation
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
IP 생성시 어드레스가 다릅니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요. 맛비님. 항상 강의 잘 보고 있습니다. 실습을 따라하던 과정 중 어드레스 맵 부분이 달라서 확인해보니 ip를 생성할 때 Base Address와 Size가 다릅니다.그런데 문제는 Base Address를 강제로 수정하고 IP Package를 다시 만들어서 Auto connection을 하면 다음과 같은 에러가 나옵니다.무엇이 문제인지 모르겠습니다. 버전은 2022.2를 사용하고 있습니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
vitis install/update 버튼 없음
vitis 설치이후 z7-20보드를 추가 하기 위해 install/update 버튼을 눌러야합니다. 하지만 아래 사진처럼 버튼이 없네요... 무엇이 문제일까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
우분투 설치 버전 변경 사항
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 저번 강의에서는 우분투 버전이 20이었는데, 이번 강의에서는 18입니다. 새로 wsl을 깔아야 하나요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
MPSoC를 이용한 8장 AXI4-Lite 실습편 문의
안녕하세요~[FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편을ZYNQ UltraScale+ MPSoC 가 내장되어 있는 ZCU102 보드를 이용하여 따라하고 있는데ZYNQ7 시리즈와 IP가 상이 하여 다음과 같이 문의 드립니다. MPSoC의 경우 ZYNQ IP 를 보면 ZYNQ7처럼 DDR과 FIXED_IO가 없습니다.MPSoC는 DDR과 FIXED_IO를 어떻게 처리해야 하나요?Run Block Automation을 할 경우 다음과 같이 AXI 인터페이스가 1개 더 생겨납니다.M_AXI_HPM0_FPD, M_AXI_HPM1_FPDmaxihpm0_fpd_aclk, maxihpm1_fpd_aclk둘 다 AXI4 IP에 연결하면 되는 건가요?보드 파일을 가지고 Create HDL Wrapper를 이용하여 Wrapper 파일을 만들었는데Wrappe 베릴로그 소스코드를 보면 동영상과 달리 아무 내용이 없습니다. 상관없는 건가요?위와 같은 이유로 비트스트림 및 XSA 파일이 제대로 생성 되지 않습니다.MPSoC를 이용하여 AXI4 강의를 따라할 수 있는 방법이 있을까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다!
안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다! memory I/F input/output port 정의하는 부분에서 q0를 input으로 두셨는데 마지막 줄에 보니까 output port o_mem_data 에 input port q0를 할당하셨더라고요. 이렇게 해도 코드 상 문제가 없을까요?================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
F/F BRAM delay 질문
안녕하세요 HDL 32 장 1부 4분 30초쯤에 설명에 대한 표현이 헷갈리는 부분이 있어 질문을 올립니다.이전 시즌 1의 20장에서 BRAM 을 설명하실때 BRAM 을 설계할때 F/F 을 사용하므로 1cycle delay 가 있다고 하셨습니다.그렇다면 마찬가로 우리가 axi4-lite 의 register 는 flip flop 으로 구성되어있으므로 바로 준비가 되는것이 아닌 1cycle delay 가 있어야 하는 것 아닌가요? 다시 말해BRAM 의 write, BRAM 의 read 그리고 AXI4-lite read 모두 flip flop 으로 구성 되어있으므로 address 가 들어오면 다음 posedge clk (1cycle delay) 에서 data 를 보내는것 (세가지 각각 we == 1, we ==0, AR HS == 1 인경우) 아닌가요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
AXI4-Lite vs APB
안녕하세요. 맛비님. AMBA 인터페이스에 대해서 Overview 느낌으로 이것 저것 찾아보고 있는데요. 궁금증이 있어 질문드립니다. AXI4-Lite와 APB 인터페이스가 Peripheral Register를제어하는 용도로 보통 사용되는 것으로 알고 있는데요. 둘 중에 선택권이 주어진다면, 어떤 점을 보고 선택해야 할까요? 장단점이 궁금합니다. SoC를 구성할 때 AHB - Bridge - APB로 시스템을 구성하는 블록도는 많이 볼 수 있는데, AXI와 다른 인터페이스를 혼용하거나 하는 경우는 본 적이 없어서요. 혹시 버스 아키텍쳐를 설계하는 관점에서 참고할만한 자료가 있을까요? AHB vs AXI4는 찾아보면 자료가 꽤 나오는 것 같은데, APB와 AXI4-Lite를 비교하는 자료는 별로 없네요.ㅠㅠ 감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
xdc 파일 clock signal 질문
안녕하세요. 맛비님. 강의를 수강을 다 한 후 공부하면서 생긴 궁금증입니다. IP를 생성하여 ZYNQ를 불러와 clock을 100MHz로 설정하시는 것으로 이해하고 넘어갔는데, XDC파일에 있는 clock signal은 각각 무슨 역할을 하는 것인가요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 후 오류로 인해 재설치
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님.설치 영상을 보면서 2022.2 버전 설치를 해봤습니다.그런데 vivado를 실행하는 것까지는 되는데 새로운 블록도를 만들기 위해서 ip를 올리기만 하면 vivado가 멈추면서 어떤 것도 할 수 없는 오류(?)가 발생하고 있습니다.(zynq 프로세서 ip를 올리니 vivado 화면이 멈춰서 작업 관리자에서 강제 종료 밖에 안되네요) 그래서 무슨 오류인지 몰라서 아예 다운 받았던 것들을 전부 지우고 새로 재설치를 해보고 싶습니다.그런데 제가 리눅스를 사용해보는 것이 처음 인지라 삭제를 하려면 어떤 것을 삭제 해야 하는지, 우분투도 삭제 해야 하는 건지, mobaxterm도 삭제 해야 되는 건지 모르겠더라고요. 허접한 질문이지만 혹시 삭제 과정도 알려주시면 감사하겠습니다ㅠ
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
직접 만든 파일 실행하기
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================간단한 질문입니다. 직접 설계(코드 작성)를 하고 그 파일을 실행하기 위해서는 어떻게 해야할까요?제가 vi practice.v로 설계를 하고 실행시키기위해 build파일을 복사하여 vi run에 붙여 넣은 뒤 xvlog ./practice.vxelab practice -debug wave -s practicexsim practice -R # do not check waveform위와 같이 수정을 하였습니다.그리고 ./run을 하니ERROR: [XSIM 43-3225] Cannot find design unit work.practice in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/practice/xsimk" does not exist이러한 매세지가 떴습니다. 무엇이 문제일까요?..
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
./build 실행 Failed to open handle xvlog.log
Failed to open handle xvlog.log , Failed to open handle xelab.log 라고 뜹니다.소스 코드도 추가 작성하였습니다.root로 들어가서 해봤을 경우 아래와같은 오류가 뜹니다.무엇이 문제일까요?.. 우선 vivado 실행을 할 경우는 잘 작동합니다. 하지만 ./build에서 오류가 뜨는 상황입니다.
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해결됨Verilog FPGA Program 2 (MicroBlaze, Arty A7-35T)
수업 내용중 질문드립니다.
안녕하세요. 질문이 있어서 글씁니다. 1번 : lwIP Echo Server 구현 - 1페이지에서 언급하는 (출처 : LwIP Applications For the ArtyEvaluation Board) 2번 : lwIP Echo Server 구현 - 6페이지에서 언급하는 DDR3를 사용하는 이유는 Xilinx에서 제공하는 lwip Echo Server Templates 코드에서 Microblaze Processor가 I-Cache,D-Cache를 사용하도록 설정되었기 때문입니다. (105페이지의 HW Design Block을 참고하세요) 3번 : lwIP Echo Server 구현 - 7 페이지에서 언급하는 (Memory Interface Generator에 관한 자세한 내용은 전자문서“Verilog를 이용한 FPGA 활용2 – DDR Controller” 에 자세히 나와 있으니 참고하시길 바랍니다. 위의 3가지 질문에 대한 자료는 어떤 자료를 말씀하시는 건가요?