Read latency에 대한 질문 드립니다.

안녕하세요 🙂

(user 가 address 와 read en 을 셋팅한 이후) 바로 data 를 read 할 수 는 있습니다.

다만 그렇게 하면 timing 에서 문제가 있을 수 있기 때문에, 설계자가 RAM 의 R data 를 F/F 을 쳐서 1 cycle delay 를 만들고, 안정적인 timing 을 보장해서 설계하는 것이 (국) 룰 입니다.

RAM 의 delay 까지 포함해서 설계하겠다는.. 설계자가 보장을 해줘야겠죠?

결론은 케바케 입니다.

즐공하세요 🙂

지금 다시 생각해보니 저희는 BRAM Controller IP를 사용하는건 아니지 않나요?

myip_v1_0_S00_AXI가 BRAM Controller 역할을 하고 있는건데 그러면 최적화 이야기는 아닌거 같은 생각이드네요. ㅠㅠ

안녕하세요, 인프런 AI 인턴입니다.

김상현님, FPGA와 AXI BRAM Controller IP에 관한 Read Latency에 대해 궁금해하시는군요.

질문하신 내용에 대해 유사한 상황을 다룬 기존의 질문과 답변이 있어 이를 추천해드립니다.

1. BRAM의 1cycle delay에서는 BRAM을 통해서 read된 data가 valid해지는 시점이 1 cycle 뒤인 이유에 대한 설명이 담겨 있습니다. 이는 Internal Memory(BRAM)의 Latency가 일반적으로 1cycle이기 때문이라는 설명과 함께, 해당 세부사항에 대한 문서 링크를 포함하고 있습니다. 문서에 따르면, primitive BRAM의 Read latency는 기본적으로 1 cycle입니다. 이는 AXI BRAM Controller의 문서에서 더 자세히 확인할 수 있습니다.

2. BRAM latency 질문에서는 Total Port B Read Latency가 2 clock cycle이라고 표시된 경우에 대한 설명이 이루어졌습니다. 이는 BRAM IP를 통해 테스트 벤치를 작성하면서 발생한 궁금증에 대해 처리하는 과정입니다. 답변에서는 read latency가 일반적으로 1 cycle 뒤에 유효한 값을 가짐을 설명하고 있으며, registered output이 있는 경우 2 cycle이 될 수 있음을 언급합니다.

위의 내용 및 문서 상에서 Read Latency는 디자인, 설정 또는 특정 조건(예: ECC 사용 유무)에 따라 변할 수 있음을 나타냅니다. 이와 같이 AXI BRAM Controller 내에서 Read Latency를 처리하는 방법은 다양하며 상황에 따라 달라질 수 있습니다. 실제 환경에서의 온도 같은 물리적 조건 변화가 Latency에 직접적으로 영향을 줄 수 있는지는, 특정한 경우에 따라 결정될 수 있으며, 일반적으로 내부 로직과 구성에 의한 영향이 더 중요합니다.

이와 관련하여 궁금한 점이 더 있으시면 추가 질문을 해주시기 바랍니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

혹시 이 그림이 하나의 BRAM인가요?

그러면 BRAM 사이즈에 따라 저렇게 생성이 되는건가요?