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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
[AXI VIP source] VIP source 관련 질문있습니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요. 항상 좋은 강의 감사합니다.AXI VIP 관련 강의 영상을 보면서 custom IP를 만들고 AXI Lite를 검증하기 위해 공유해주신 VIP 코드를 직접 손으로 수정하여 사용하였습니다. 즉 vivado에 의해 자동 생성된 코드가 아닙니다.그런데 import axi_vip_pkg::* 부분에서 declared 되지 않았다는 오류가 발생하였습니다.하지만 강의 영상에서도 언급해주셨다시피 axi_vip_pkg는 기본적으로 제공되는 library이고 이는 "xil_defaultlib"라는 library에 axi_vip_pkg가 존재한다고 이해했습니다.하지만 axi_vip_pkg가 declared 되어 있지 않다고 오류가 발생하여 임시로 아래의 github 링크에서 axi_vip_pkg source 코드로 보이는 파일을 찾아 project에 함께 넣어주어 일단 정상적으로 axi lite verification이 되는 것을 확인했습니다.https://github.com/esynr3z/axi_vip_demo/tree/master나름의 해결 방법도 공유할 겸, 왜 xil_defaultlib에서 axi_vip_pkg를 불러오지 못하는지 혹시 아시는 것이 있으신지 여쭤보려고 글을 남깁니다. 긴 글 읽어주셔서 감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
원인모를 synthesis error가 뜹니다 도와주세요..
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================안녕하세요 bitstream 생성시 synthesis error가 떠서 질문드립니다. message나 log에는 아무런 글씨가 없습니다..영상을 보고 그대로 따라했는데 왜 안될까요..도와주시면 감사드리겠습니다
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Timig관련 질문있습니다.
*댓글 먼저봐주시면 감사하겠습니다! 댓글 내용이 이해된다면 게시글 질문도 이해가 될 것 같습니다! <Data mover BRAM 220번째 라인>assign we_b1 = r_core_delay[CORE_DELAY-1];여기서 we_b1이 켜지고 (r_core_delay == 1f)한 사이클 후에<DPBRAM 55번째 라인>always @(posedge clk) begin if (ce0) begin if (we0) ram[addr0] <= d0; else q0 <= ram[addr0]; end endBRAM1에 0이 write돼야되는거아닌가요?어떻게 we_b1이 켜짐과 동시에 write되는지 이해가 잘 가지 않습니다ㅠㅠㅠ 기본기가 부족해서 그런걸까요..
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
mobaxterm을 사용하는 이유가 궁금합니다.
안녕하세요리눅스 환경을 위해 ubuntu를 설치했었는데, ubuntu의 커맨드 창을 활용해도 될거 같은데 mobaxterm을 왜 사용하는지 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
메모리컨트롤러의 파이프라인!
안녕하세요 맛비님,, 닉네임은 다르지만 그 녀석입니다. 라방때 말씀드렸던 거 남겨요! 대기업의 경력직 직무소개서의 일부입니다! 저는 신입으로 지원할 상황이긴 하지만 구체적으로 이 쪽으로 어필하고 싶어서, 직무 이해를 높인 채로 지원하고 싶었어요.□ MEMORY CONTROLLER IP 설계, 검증- MEMORY CONTROLLER의 PIPELINE을 MICRO-ARCHITECTURE LEVEL에서 정의하고, RTL 수준에서 설계하는 업무pipeline은 stage를 나눠서 쓰루풋을 개선하는 작업이며, 지속적으로 output을 낼 수 있다는 것이 장점이라고 알고 있습니다. "메모리컨트롤러 IP에서 받는 다양한 request를 지속적으로 pipeline 출력하기 위한 RTL설계" 직무라고 해석할 수 있을까요?? 그 것이 맞다면 설계자가 설계에 집중할 부분은 arbitration priority, 정도가 생각이 납니다. 구체적으로 어떤 걸 최적화하는지 궁금한데 어렵네요제 질문들이 이렇게 헤메는 이유가.. 제가 직접 현업레벨에서 설계해본 적이 없고, 현업에서는 "뭘 개선하는게 목표일까?" 이런걸 계속 상상해보지만 경험해보지 않은 선에서는 그게 어려운 거 같아요. 나름 찾아보려고 랩실홈피, IEEE등 뒤져보지만 쉽지 않네요!!! 물론 맛비님께서 각 IP에서 개선하고자 하는 메인포인트를 다 꿰뚫고 계실 수는 없지만 그래도 현업적인 뷰를 가지고 계시니 여쭤보고 싶었습니다!여기보단 유튜브에서 해결했어야하는 질문인데 인프런 통해 질문 허락해주셔서 감사해요.
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
다음 강의 FPGA, HW가속기 관련
안녕하세요FPGA 강의를 듣기위해선 보드가 필요한데 Zybo나 Arty를 개인적으로 구하면 되는건가요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
AXI4-Standard가 아닌 AXI4-lite를 이용한 DDR 접근
안녕하세요. 맛비님항상 좋은 강의 해주셔서 정말 감사합니다. 덕분에 항상 크나큰 실력 향상을 느끼게 되고, 하드웨어에 대한 지식이 많이 늘어남에 따라 제 자신에도 보람을 느끼게 됩니다.제 질문은 다음과 같습니다.강의의 3분 20초 경에서 Zybo 의 아키텍쳐를 보게되면 이 강의에서는 오른쪽 부분에 있는 HP AXI Ports를 통해서 DDR을 접근하므로 AXI4 - Standard를 이용하는 DMA를 설계한다는 점을 이해하였습니다.속도면에서 설계하는게 의미가 없을 수 도 있지만, 왼쪽에 있는 General-Purpose AXI Ports의 경로를 통해 (즉, AXI4-lite를 통해) DMA를 설계할 수 도 있나요? 즉, PL영역에서 AXI4-lite를 이용하여 DDR Controller에 접근이 가능한지 궁금합니다. 예를 들어서 저희가 DMA를 설계할 때 검증환경에서 DMA를 Master로 두고 AXI VIP를 DDR MEM으로 모델링하여 slave로 두고 검증하는것을 볼 수 있는데, 이와 동일하게 AXI4-lite를 이용한 DMA를 Master로 두고, AXI VIP를 Slave로 두어서 설계가 가능한지 궁금합니다.그리고 이러한 과정이 혹시 CPU같은곳에서 DDR에 접근할 때 이런 AXI4-lite를 사용해서 PL영역에서 메모리에 접근하는 속도보다 PS영역에서 접근하는 속도가 느린게 아닌지 궁금합니다.항상 감사드립니다!!=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
공간 부족 오류 문의드립니다.
위의 내용 중 빨간색 글씨를 복사해서 붙여넣는 과정을 하고 있는데, 다음과 같은 오류가 발생했습니다. 에러 내용을 보면 공간이 부족하다는 것 같은데, 노트북의 저장 공간을 확인해본 결과, 로컬디스크 C에는 25GB이상의 저장공간이 남아있었습니다. 리눅스 설치가 처음이라 잘 몰라서 그런데, 위에서 우분투를 통해 설치를 하는 공간이 로컬디스크 C가 아닌 다른 곳에 설치가 되는건가요? 계속 이러한 오류가 발생하여 문의드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Xilinx Vivado 설치에서 sudo apt install gcc -y 설치가 계속 안됩니다
자꾸만 위와 같은 에러가 발생하여 해결 방법을 문의드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
5장 Instance 연결 질문 있습니다.
안녕하세요.5장에 6분쯤에 test DUT를 연결하는 과정에서 질문이 있습니다.2장의 경우clock_gating_model DUT <-instance 이름 (.i_clk (clk); <- 연결을 할 때 내부 DUT (외부)코드에서 .내부 Port Name(외부 Port Name)의 형태로연결시키는 것으로 이해했는데,5장의 경우는 .clk (clk_for_clk)로.내부 Port Name(외부 Port Name)의 형태를 가지도 있어서 혼동이 됩니다. 혹시 이 경우에는 Name으로 연결하는 방법이라 같은 의미로 이해해도 될까요?================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
17장 질문입니다.
안녕하세요.맛비님 강의를 듣고 많은 도움을 받고 있어, 정말 감사드립니다.17장 관련 질문을 드립니다.조건 i_run에 의해 num_cnt에 데이터가 들어가는 부분에서, 저는 'i_num_cnt의 1 clock뒤에 num_cnt 데이터가 들어 가겠구나' 생각하여 wave를 확인하니 assign문 처럼 데이터가 바로 들어가네요.그래서 제가 간단하게 확인하고자 i_run_d라는 delay를 주기 위해 i_run의 1 clock delay 주는 부분을 추가하여 wave를 확인하니, 이것 또한 assign문 처럼 delay없이 데이터가 바로 들어가는데, 혹시 제가 잘못 생각하고 있는 부분이나, i_run신호의 1 clock delay를 주기 위해서는 다르게 해야 하는 부분일까요?아래는 제가 생각했던 파형 입니다.답변 부탁 드립니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
interconnect bus
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================SoC on-chip-interconnect bus는 시스템 전체 퍼포먼스에 큰 영향을 주며, 이를 설계/검증하는 것은 매우 어려운 일이라고 하셨습니다.AXI 인터페이스는 정해진 규약대로 설계됩니다. interconnect bus만 따로 설계하는 전문가가 있다면, 그들이 추가적으로 최적화하고 설계하는 부분은 어떤게 있는지 keyword를 알 수 있을까요?고민해본 바로는 SoC내엔 수많은 IP가 있고, 그것은 제품마다 다르기 때문에 각 상황에 어떤 IF를 사용하고, 파라미터들을 어떻게 설정하고, 각 IP들을 어떻게 배치할지 결정하는 것. 이런 것들이 있을 것 같습니다.감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Vivado 설치 후 예제 파일 Build error
안녕하세요. 수업 진행을 위하여 Vivado 설치가 완료된 것을 확인한 후에 올려주신 예제 파일 을 build를 하려고 하였으나 아래와 같은 Error가 발생하여 동작되지 않아 문의 올립니다. 빨리 문제 해결하여 강의를 듣고 싶은데 쉽지 않네요 ㅠㅠ 어떤 문제인 지 확인해 주실 수 있으실까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
config 수정 후, vivado 설치 직전 과정
The value specified in the configuration file for EnableDiskUsageOptimization (null) is not valid.라고 계속 에러가 뜹니다. 어떻게 해야할까요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
begin end 사용법
안녕하세요 맛비님! 그렇게 중요하진 않아보이지만 항상 궁금했던 내용이라 질문드립니다. 예시로always @( posedge S_AXI_ACLK ) begin if ( S_AXI_ARESETN == 1'b0 ) begin axi_awaddr <= 0; end else begin if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) begin // Write Address latching axi_awaddr <= S_AXI_AWADDR; end end end 166번째 라인에 있는 코드인데 else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) axi_awaddr <= S_AXI_AWADDR; end else if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en) begin axi_awaddr <= S_AXI_AWADDR; end end else부분을 이렇게 더 간결하게 짜면 좋을꺼같은데굳이 begin end로 묶는 이유가있을까요?가독성이 더 좋아지기 때문일까요?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
TX부분에 불빛은 들어오나 터미널 상에 문장출력이 되지 않습니다
안녕하세요 맛비님 :)제가 사용하고 있는 보드는 Z7-10입니다. HELLOWORLD 실습을 하던 중 처음에는 JTAG부분의 파랑색 블럭을 잘못 연결하여 cannot halt processor core, timeout 오류가 떴었고 JTAG로 제대로 꽂으니 HALT오류 문구 없이 모두 정상적으로 컴파일되었습니다.하지만 터미널을 통하여 숫자를 입력하여도 빨간색 동그라미 친 부분의 TX부분만 한번 깜빡이고 터미널에서 따로 출력되는 동작이 없습니다.이러한 경우 UART는 제대로 동작하는 것일까요? 다음 장의 LED BLINKING의 경우 잘 동작함을 확인하였는데 UART부분에만 문제가 있는 것일까요?다른 부분은 실습과 동일하게 진행하였습니다.*보드 초기에는 전원을 키고 FPGA에 로딩을 할 때에 특유의 LED반짝이는 동작이 나왔는데 지금은 나오지 않네요. 그것과도 관련있을까요?*hardware 빌드를 시도할 때 한번씩 다음과 같은 문구가 뜹니다
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[lab8] flow에 대한 정리
안녕하세요 맛비님, 우선 정말 좋은 강의 만들어주셔서 감사합니다. 정말 재밌게 도움받으며 따라가고 있습니다. 다만, 전체적인 프로세스를 다음과 같이 정리하며 복습하던 중 헷갈리는 부분을 질문 드립니다.step[1]: VivadoAXI4_Lite IF & slave 생성 (Xilinx에서 제공하는 platform을 활용하여 자동으로 생성)Design모드에서 생성한 IP & Zynq IP 로드, ILA연결wrapper -> bitstream -> export -> step2step[2]: Vitis사실 이 부분이 잘 와닿지가 않습니다. 제가 뭘 하고 있는지 모르겠어요..ㅠㅠ step1은 실제로 불러들이는 IP가 눈으로 보이고, 제가 뭘 하고 있는지 명확히 아는 상태로 진행하며 도움이 많이 됐습니다. 근데 step2는 그냥 기계적으로 강의를 따라가는 느낌이 듭니다.이 부분에서 "PS영역에 대한 프로그래밍"을 하는 것인가요? fpga와 통신하게 되는데, 음 이것도 되게 추상적으로 느껴집니다. 무작정 따라가기 강의 이후에 각 과정을 설명해주신다고 하셨는데, 저는 사실 그 강의 이후로도 vitis 과정에 대한 이해도가 그 당시에 머물러있는 느낌입니다ㅠㅠ제가 감을 못 잡고 있는만큼 질문도 추상적이게, 길게 늘어놓은 것 같아 죄송합니다..다만 맛비님께서는 제가 어떤 부분을 헷갈려하는지 대충 감이 오시지 않을까 하는 생각도 듭니다..!!!! 도움을 부탁드립니다..ㅎㅎㅎ 감사합니다!
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
arty 2switch 4led 조언
강의에서 사용된 zybo는 스위치:led=1:1이라서one-hot state로 구현한 것이라고 생각이됩니다.즉 sw[n] -> led[n]맛비님도 가지고 계셔서 아시겠지만 arty z710는 2개의 스위치와 4개의 led를 가지고 있습니다. 이 경우에는 verilog코드를 어떻게 짜야 2개 스위치로 4개 led를 제어할 수 있을까요? 그냥 verilog만 생각하면 쉽게 짤 거 같은데, 아직 FPGA와 연결되는 그 flow를 생각하는게 헷갈리다보니, 조언을 부탁드리고 싶어서 질문을 남겨봅니다. *우선 sw은 2비트로 선언하고 진행하고 있습니다.다만 당연하게도 LED0, LED1만 테스트되는 상황이네요
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
플립플롭의 1 cycle delay?
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================20장 강의를 듣다 마지막 o_read 신호를 플립플롭에 넣어서 1cycle delay하신다고 설명하셨습니다.그것은 이해했는데 reset_n신호가 들어오면 1cycle delay 없이 바로 r_valid가 0으로 초기화되는 이유는 무엇인가요?? 여기서도 105번줄에서 i_run신호가 들어오면 num_cnt가 1 cycel delay 없이 바로 100이 되는 반면,107번 줄에서는 o_done 신호가 들어오면 1cycle delay후에 num_cnt가 0으로 초기화되는 것을 확인했습니다.왜 그런 것인지 알수 있을까요 선생님??
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해결됨Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
HW Bitstream 다운로드 시 에러 문의
안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다.해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Part selected s25fl128sxxxxxx0, but part mt25ql128 detected. 사진 첨부드립니다.