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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
FSM 설계 방법에 관해 질문드립니다.
안녕하세요, 맛비님. FSM의 설계 방법 관련하여 질문이 있습니다. FSM 관련 코드 실습이나 verilog 교재에서 FSM을 설계할 때, 항상 조합회로와 순차회로로 나누어서 설계하는 것을 볼 수 있었습니다. 이 때 조합회로에 해당하는 로직은 always@(*)로 설계하고, state를 바꾸는 순차회로는 always@(clk)을 이용하더라고요. 여기서 질문이 하나 있습니다. 조합회로에 해당하는 로직도 always@(clk) 구문안에 포함시켜서 설계하지 않는 이유가 따로 있나요? 순차회로는 non-blocking assign을 사용하라고 강조하신 이유와 관련이 있을까요? 감사합니다. 김민호 드림
- 해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
모듈과 always블록의 관계(?)에 대한 질문입니다.
안녕하세요, 맛비님. 강의 영상을 통해 항상 많은 배움을 얻는 중입니다. 감사합니다. 파이프라인 실습편 강의의 Q&A를 읽다가 질문이 하나 생겼습니다. 해당 질문의 답변중에 모듈간의 handshake를 통해 timing을 맞춘다고 답변을 해주신 게 있습니다. 모듈간에 handshake가 필요한 건 이해하였습니다. 제가 궁금한 건, 만약 모듈들을 한 모듈안의 always(clk) 구문으로 구현한다면, always 구문간에 통신할 때도 handshake가 필요한 지 궁금합니다. 제 생각에는 한 모듈안에 여러 always(clk) 구문으로 구현하더라도 각 alway 블록이 하나의 모듈과 같다고 생각이 들긴 합니다. 질문을 정리하면 다음과 같습니다. 1. 모듈들을 한 모듈안의 always 구문으로 보통 구현하지 않는 것 같은데, 가독성을 위한 이유 말고 다른 이유가 있는지 2. 한 모듈 안의 여러 always 구문 v.s. always 블록마다 모듈로 구현 -> 차이점이 무엇인지 기존에 질문이 있을 것 같아서 찾아봤는데 없는 것 같아서 질문드립니다 ㅠ 아직 많이 헷갈리네요 ㅠ 읽어주셔서 감사합니다. 김민호 드림
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
우분투설치
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 우분투 설치하고 리눅스 설정도 했는데 에러코드 0x800701bc 이거 뜨네요 개빡치네요 정말 이건 뭐가 문젠가요? 그리고 제거는 어떻게 하나요??
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
99퍼에서 설치가 안돼요,,,,,
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설치 과정 질문
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. 현재 WSL에 Vivado 설치 진행중입니다. C드라이브가 용량이 없어서 외장하드인 E에 설치를 진행하였습니다. 그런데 아래 캡쳐화면을 보시면 설치가 끝까지 진행되지 않고 멈춰있는 것으로 보이는 상황입니다. 계속 기다려야 할까요...? 제 화면 강의 화면
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설치과정대로 설치했는데 Connection refused error가 계속 뜹니다 ㅜㅜ
이런식으로 오류가 뜹니다 ㅜㅜ 그리고 20.04는 되는데 연결이 안되어있는거같아요. explorer.exe 할때 맨 처음에는 wsl~로 들어가는 자료창이 떻는데 이후부터는 계속 무관한 최근사용했던 다운로드 파일창이 뜹니다 어떻게 해결해야할까요.. ㅜㅜ
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연산자 표현에서 $
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. 정말.. 최대한 찾아보려고 했는데 해당내용을 찾아보기 힘들어 질문을 드립니다. correct = $signed 에서 $가 의미하는 것이 어떤것인지 알수 있을까요..?? 그나마 찾아본 내용중 맞는거 같은건 함수? 를 casting 하는 명령어라는거 같은데.. 그게 맞는지 긴가민가 하여 질문드립니다.
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build 자체 제작 중 에러
먼저 좋은 강의 감사드립니다! 모든 코드를 변형하지 않고 직접 작성해보고 싶어서 진행중에 있습니다. 다른 .v 파일이나 clean파일은 제가 직접 작성해서 동작 확인했습니다. 하지만 build파일만 직접 작성하면 사진과 같은 에러가 나옵니다. 맛비님이 제공해주신 build파일을 복사해서 build하면 실행이 잘 되는 것을 보아선 .v 파일 문제는 아닌 것 같은데 확인 가능하신가요?
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테스트벤치 사용시
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. chapter 5 폴더 내에 새로운 모듈 d_ff 를 만들어서 새로 제작 후 tb_d_ff 의 DUT 값을 새로 제작한 모듈에 맞춰 바꾸어 주었는데 ./build 가 정상적으로 동작하지 않고 다음과 같은 에러가 나타났습니다. 새로 제작한 모듈을 찾지 못하는것같은데 어떻게 해결해야 하는지 모르겠어서 질문드립니다. 감사합니다~
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연습 중 ERROR:[Common 17-39]'launch_simulation' failed due to earlier errors.
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설치시 용량초과
강의 한 번 완강했습니다. 리눅스도 조금씩 공부를 해서 익숙해졌고, 설치도 처음에 여러번 실패 하면서 과정이 익숙해져서 문제없이 진행하게 됐는데 C drive 용량이 너무 부족해서 깔끔하게 포맷하고 다시 설치했습니다. 전에는 2021.2 버전에 알 수 없는 문제(용량이 남아도는데 용량이 부족하다고 하는..) 때문에 2020.2 를 설치했었는데요 이번에는 에러가 개선되지 않았을까? 하는 생각으로 2021.2를 설치했는데 이번엔 에러 메세지는 안 뜨고 처음에 설치할 때부터 무려 43GB 를 설치하는 겁니다. 그렇게 2시간 가량을 기다렸더니 이게 왜 이럴까요.. ㅋㅋ 버전 낮춰서 전에 설치가 잘 됐던 2020.2 로 하려고 하는데 이게 무슨 문제일지 궁금해서 글 남깁니다
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새로운 폴더에서 build에 관해서
지금까지 수업에서 주어진 폴더 예를들어 chpater_1에서 주어진 .v 파일을 실행하는 과정만 진행하였습니다. 개인적으로 다른 폴더에서 동일한 과정을 진행해보고 싶어서 chpater_1 폴더가 들어있는 동일한 폴더에 practice라는 폴더를 (병렬적으로)생성하였습니다. 그 안에 아래와 같이 build 와 clean 파일을 동일하게 복사하였습니다.(chapter_1에 존재하는 build와 clean 파일을 의미합니다.) 또한 tb_clock_generator.v 파일은 파일의 내용만 변경하였습니다. (정확히는 새로운 .v을 vim tb_clock_generator.v 명령어를 통해 생성하고 거기에 내용을 작성했습니다.) 그래서 ./build를 수행하니 아래와 같은 오류 메세지가 발생하였습니다. 혹시 어떤 것이 문제인 것인가요? 모두 동일한 상황에서 파일 내용만 변경하였습니다. 심지어 맛비님이 제공해주신 원래tb_clock_generator.v 파일 또한 정상적으로 작동했습니다. 오로지 새로운 동일한 이름의 .v을 새로 생성하고, 파일 내용만 변경하였을 뿐인데 오류가 발생했습니다. 무엇이 문제인가요? 아래에 에러 메세지 입니다. 아래에는 tb_clock_generator.v 파일 내용을 첨부합니다.
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안녕하세요
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안녕하세요 맛비님! BRAM에 관해서 질문하고 싶은 것이 있습니다.
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testbench에 대해서 질문있습니다.
안녕하세요 맛비님. verilog HDL 강의 잘 보고 있습니다. 몇가지 질문이 있어 질문을 올리게 되었습니다. 1. "Testbench와 DUT 이해해보기" 강의에서 Testbench는 3가지로 이루어졌다고 하셨고 여기서 stimulus, Module, checker 부분을 설명해주셨습니다. 여기서 Module에 해당하는 부분이 DUT이고 stimulus의 경우 DUT에 연결할 input(reg type으로 선언하는 것) 이고 checker의 경우 initial을 통해 딜레이를 걸어주며 넣는 코드 부분에 해당한다고 이해하면 될까요?
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verilog HDL 강의노트 질문드립니다.
안녕하세요 맛비님 Verilog HDL 굉장히 잘 듣고있습니다! 혹시 verilog HDL을 강의하시면서 사용하신 강의 노트도 제공이 될까요? 인프런 특성상 캡처가 안되서 노트에 적을 때 직접 그리려니 조금 힘이 드네요 ㅎㅎ. 항상 감사드립니다.
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맛비님 주석 질문드려도 될까요?
안녕하세요 맛비님.. 이런거 질문드려도 될지 모르겠는데..(죄송합니다 ㅠ) 강의와는 관련없지만 맛비님이 작성하신 코드 블럭 주석 처리하고 제가 직접 작성해보고 싶은데 블럭 주석 방법을 인터넷에 쳐보고 방법대로 해봐도 전부 안되어서 질문드립니다.. 혹시 맛비님은 블럭 주석처리를 어떻게 할까요? 인터넷 방법은 컨트롤 v로 visual block mode로 들어가서 블럭 지정을 한 뒤 첫번째 방법은 shift+i 후 //을 하면 된다고 하고 두번째 방법은 :을 눌린뒤 norm i//을 누르면 된다는데 둘다 블럭 주석처리가 안됩니다 ㅠㅠ 혹시 맛비님은 어떻게 하실까요..?
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안녕하세요 맛비님. 툴 관련 질문이 하나 있습니다!
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D drive 설치
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build에 관해서
chapter_11 파일을 build를 하면, counter_100.v 와 tb_counter_100.v가 서로 독립된 파일임에도 불구하고 마치 하나의 파일인 것처럼 실행됩니다. 무슨 원리인가요? build 라는 shell script의 기능인가요? 즉 제가 묻고자하는 것은 분명 counter_100.v의 모듈은 tb_counter_100.v라는 파일에 선언되어 있지 않습니다. counter_100 << 이 module이 어떻게 마치 연결된 것처럼 수행되는 것인가요?