FSM 설계 방법에 관해 질문드립니다.

안녕하세요 :)

정의를 생각해보면 답이 되실 것 같아요.

조합회로 (Combinational Logic) : Combinational logic 은 현재 입력에 따라 출력이 항상 똑같이 결정되는 논리회로를 말한다.   -> 이는 Clock 의 동기화와 무관하죠. 

여기서 질문이 하나 있습니다. 조합회로에 해당하는 로직도 always@(clk) 구문안에 포함시켜서 설계하지 않는 이유가 따로 있나요?

always@(posedge clk) 이 되는 순간 이미 Combinational logic 이 아니게 됩니다.

위 한줄로 충분한 이유가 될 것 같아요.

순차회로는 non-blocking assign을 사용하라고 강조하신 이유와 관련이 있을까요?

큰 관련은 없는데 관련...이 있다면.. 있을 것 같기도 하고.. (으잉...?;;;)

assign 부분은 다음 링크의 글을 읽어보시면서 이해해보셔요. (근본이유 : race condition)

http://aboutmadlife.blogspot.com/2015/01/verilog-blocking-non-blocking.html

즐공하세요 :)

그러면 혹시 Sequential logic만으로 FSM을 구현하면 안되는 이유가 있나요?

제가 이 질문을 드렸던 이유는, 

always(*)
    state machine 로직

always(posedge clk)
    state 변화

위와 같은 코드를

always(posedge clk)

   FSM 로직 + state 변화

이러한 방식으로 구현하면 안되는 지 궁금했기 때문입니다.