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해결 여부
미해결
CNN 구현
22.10.25 17:11 작성 조회수 397
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안녕하세요~
이번에 진행한 cnn 코어의 경우 굉장히 작은데도 FPGA 리소스를 상당히 많이 차지하는데, 이렇게 되면 Zybo z7 20에서의 Lenet 조차도 불가능한가요?
이번에 진행한것만 해도 38000개 정도를 사용하는데
다른 논문들 찾아보니, HLS를 사용해서 Lenet-5 를 구현하는데, LUT 를 20000 정도밖에 안쓴다는게 말이되나 싶어서요ㅜㅜ
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW Lab3] CNN Verilog HDL Practice 4 (FPGA)
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설계독학맛비
지식공유자2022.10.26
안녕하세요 :)
LeNet 이 올라가는지의 여부는 해봐야 알 것 같고요.
Spec 이 불명확한 상황이네요. 이 부분은 저의 영역 밖인 것 같아요.
LUT 의 수를 결정하는 요인이 여러가지 있을 것 같고, 아래 두개가 중요할 것 같은데요.
연산하는 Bit 크기
깔리는 MAC 수
논문에서 말하는 위 두가지 factor 를 파악하시면 도움이 되실 것 같아요.
공부가 목적이시라면 제 생각에는 먼저 설계를 해보시고요.
Zybo 에 올려보신다음 Util 이 초과되면 MAC 수를 줄이던지 Bit width 를 중이던지 해서 fitting 을 해보시고, Performance 를 감소시키는 방향으로 접근하시는게 좋아보여요.
"부족하다고 못올려서 못했다" 보다는 "부족해서 이렇게 해서 올렸다"가 더 중요해보입니다.
즐공하세요 :)
답변 1