묻고 답해요
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인프런 TOP Writers
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
디스코드 멤버쉽 등업 관련 문제
[2. 질문 내용] : 강의를 구매한지 1주일이 지났으나 아직 멤버쉽 등업이안되었습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 10월2일 경에 해당강의와 FPGA강의를 구매하고 form을 작성했으나 아직 등업이 되지 않았습니다.
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해결됨회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
active load differential amp 설계
삼코치님 따라서 설계를 했는데 값이 이상하게 나왔습니다. 삼코치님께서 약 500mv정도 나왔는데 저는 이상하게 900v정도 나옵니다
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해결됨FPGA에 UART 구현하기
5장 강의 노트 확인 부탁드립니다.
5. UART TX/RX 모듈 RTL 설계 및 시뮬레이션강좌의 강의 자료를 다운 받으면 ep06_Intergration 자료 입니다.확인 부탁드립니다.
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
DataMem 스펙 질문
안녕하세요 학습 중에 코드를 보고 궁금증이 생겨 질문 드립니다. DataMem spec을 보면 mem 이 4byte짜리로 총 128개로 구성되어 있는데, always 문을 보면 mem[0] ~ mem[63] 까지의 공간을 사용하는 것으로 보입니다. 나머지 mem[64] ~ mem[127] 까지는 사용이 안되는거 같은데, 그러면 굳이 reg [31:0] mem [127:0] 으로 선언한 이유가 있을까요?? 뭔가 제가 파악하지 못한 의도가 있는것인지 궁금하여 질문드립니다!! 감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
안녕하십니까 Matbi님너무 잘 학습하고 있습니다. [의문사항][1번]Matbi님이 작성하신 코드처럼 num_cnt를 reg로 선언하고always block으로 num_cnt <= i_num_cnt를 하게 되면 clk소모에 따른 delay도 발생하고HW resource도 사용한다는 단점이 있는거라고 생각하는데 맞을까요? [2번]1번이 맞다면단점 외에 장점이 있기 때문에 저렇게 작성하신걸까요?어떤 장점이 있는걸까요? [3번]아래처럼 기술해도 되는걸까요?// 기존 코드 assign is_read_done = o_read && (addr_cnt_read == num_cnt-1); // reg와 always 구문 없이 // input wire로 입력되는 i_num_cnt를 그대로 사용하는 경우 assign is_read_done = o_read && (addr_cnt_read == i_num_cnt-1); 항상 감사합니다!!!
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Vitis 코드 작성
안녕하세요 Matbi님강의 2회독중입니다.Vitis의 header file은 tool이 자동으로 생성해준다는 것은 이해했습니다. 그리고 main.c의 코드를 직접 작성했다고 하셨습니다.[질문사항]header file에 있는 함수의 기능을 이해하고 계신 건데 그건 따로 공부하신 건가요?예를 들어 C에서 <iostream>의 std::cin, std::cout의 기능을 알아야 쓸 수 있는 것처럼요 따로 공부하신거라면 어떻게 공부하셨을까요? 문서를 통해 공부하신건지... 항상 감사합니다!!
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
Hamming Code 질문
encoder의 경우, output이 [1:21]로 서술되어 있습니다. 근데 tb를 보면 output인 encoded_message가 [21:1] 로 선언되었는데, 이렇게 선언하게 되면 encoded_message 에 들어오는 값은 B[21:1] 로 매칭되서 들어오게 되는건가요? 아니면 tb 코드에서 [21:1]로 잘못 선언한 것인지 궁금합니다! 감사합니다.
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미해결Verilog ZYNQ Program 1 (Zynq mini 7020)
Zybo z7에서 실습을 진행할 수 있나요?
만약 할 수 없다면 돌아가게 하려면 어떤 작업을 해야하나요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
W_CRC 값 질문하기
안녕하세요, 시뮬레이션 결과를 보던 중 이해가 잘 안가는게 있어서 질문드립니다! 여기서 W_CRC는 제가 이해하기로는 '나머지' 에 대응되는 코드로, 나머지가 '0' 이면 오류가 없는 것이고, 나머지가 '0' 이 아니라면 오류가 있음을 알리는 코드로 알고 있습니다. 근데 시뮬레이션 결과를 보면 각 입력 데이터 r_data에 대응되어서 모두 0이 아닌 다른 값으로 update 되는데 그러면 CRC 오류가 있어서 저런 결과가 나오는거로 이해하면 될까요?? 감사합니다!
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Ubuntu 에서 옆에 라인 수 보는 방법
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.=================hello_world 수업을 듣고 있는데 선생님처럼 옆에 몇번 줄인지 전 안나와서.. 코딩할 때 몇번 줄인지 확인하는게 편하더라구요 어떻게 설정해야하나요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
Precharge에 대한 질문
21분쯤 내용을 보면, Write 동작시에도 Write 이후 Pre Charge Stage를 거치는 것을 볼 수 있습니다. 만약 제가 8Bit에 해당하는 하나의 Word 라인을 선택하여,'1001 0001' 이라고 Write를 했을때,1로 선택된 Column은 Write Driver가 값을 밀어 넣어 Cap에 1로 Write가 되었을 것이고,0으로 선택된 Column은 WBL을 통해 방전이 됬을 것입니다. 이러고 ACT를 Low로 내려서 Write 상태를 빠져나가게 되면 제 생각엔, Precharge를 할 필요가 없을 거 같은데 왜 Write 시에도 Precharge를 해주는지 궁금합니다! Read Operation 시에는 RBL과의 Charge Sharing으로 인해서 어느정도 Cap에 저장되어 있던 전하가 소실되기 때문에 읽기 작업이 끝났으면 다시 소실된 전하를 채우기 위해 Refresh하는것은 이해한 상태입니다!
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미해결Verilog FPGA Program 1 (Zynq mini 7020)
UART 구현 관련 질문
안녕하세요.오랜만에 인사드립니다. UART 구현에 대해 공부를 하고 있는데 대표님께서 구현하신거는 FIFO Generator IP를 적용하여 하셨는데 제가 조사한바로는 Uartlite 또는 Uart16550 IP가 있는데 FIFO로 구현하신 이유가 따로 있으신건지. 아니면 차이를 간단히 설명이 가능하실까요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
tpsram spec 질문
tpsram 내부를 보면 오른쪽 처럼 되어있는데, always 구문을 구분해서 사용하는 이유가 있을까요? 왼쪽 구문처럼 하나의 always 문으로 구성해도 동일한 tpsram인지 궁금합니다 !
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
o_done만 reg type으로 선언한 이유
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) fsm_counter_test 파일에서 처음에 input과 output을 선언하실 때 왜 output 중 o_done만 reg type이고, 나머지 output에 대해서는 reg로 선언하지 않으신 건지에 대한 이유가 궁금합니다. 감사합니다.
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해결됨회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
4-Input NAND Gate 모듈 코드에 대해 질문 드립니다.
강의 2분 즈음에 4개의 input을 가지는 NAND gate를 설계하는 코드를 두 가지 제시해주셨습니다. 아래쪽에 있는 assign 활용 코드는 잘 이해했는데, 위쪽의 always 구문을 활용하는 부분을 이해하지 못했습니다. always @ ( ) 구문은 괄호 안의 값이 변해야 동작하는 것으로 이해했는데, 4bit 데이터의 input인 a 의 값이 어떻게 달라지는 건가요? testbench 코드에서 이 부분을 활용할 수 있는 걸까요? assign이 아닌 always 구문을 활용하는 이유가 궁금합니다.
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해결됨FPGA에 UART 구현하기
RTL
RTL이 Veliog인거같은데 vhdl 버전은 없나요 ?
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 현재 2025 버전으로 vivado와 vitis를 사용하여 강의를 따라오고 있습니다. 리눅스 환경에 익숙해지고 싶어 2022.2 vivado(for linux) 설치 영상을 보고 설치하려고 합니다. 이때 vitis도 당연히 linux용으로 설치를 해야 하는 것이겠지요? vivado 설치 영상과 동일하게 vitis도 설치하면 될까요?
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
학습 관련 질문 있습니다!
안녕하세요. 삼코치님! 수업 정말 잘 듣고 있습니다.다름이 아니라, 학습 방법에 대한 질문이 있어 댓글 남깁니다.저는 현재, 삼코치님께서 내주신 과제를 솔직히 완전히 처음부터 코딩을 하는 데 있어 무리가 있다고 생각해 삼코치님이 주신 자료를 참고로 코딩을 해석하고 있습니다. 이 학습 방법이 괜찮은지, 아니면 스스로 코딩을 해보는 것만이 의미가 있는지 궁금합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
21강의 DUT 질문 있습니다.
21장 코드의 case문을 보면 c_state를 아래 정의한 case들과 비교해 각각의 명령을 실행하는 것인데 여기서 S_DONE일 경우 n_state를 S_IDLE로 바꿉니다. 근데 왜 wave form에서는 바로 바뀌지 않고, 1cycle 정도 후에 바뀌나요?또 여기서 1cycle은 어떤 것을 의미하나요? 감사합니다.always (c_state or i_run or is_done) begin n_state = S_IDLE; case (c_state) S_IDLE : if (i_run == 1) n_state = S_RUN; S_RUN : if (is_done == 1) n_state = S_DONE; S_DONE : n_state = S_IDLE; endcase end
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
파일 제거 방법
안녕하세요 🙂현재 다시 재수강을 하려고 합니다. 그런데 저가 재설치와중에 오류가 생겨서 다시 전체 삭제하구 진행하려고 하는데 어떤 파일을 지워야하는지 전체 rm -rf 구문을 사용해야하는지 잘모르겠습니다[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================