25번 강의에서 FIFO 시뮬레이션 돌린거를 보면, pop 신호가 1->0 으로 반복되게 해놨는데 push 처럼 쭉 1신호로 하지 않은 이유가 있나요? pop이랑 clk이 잘못해서 겹치지 않는 경우가 생길 수도 있을거 같은데 pop을 토글링 시켜놓은 이유가 궁금합니다.

제가 아무것도 없이 cache코드를 작성하기에는 실력이 부족해서 넘겨주신 자료를 보면서 한줄 한줄 해석하면서 공부를 하고 있는데 다른 수업을 하시는 강사님이 cache 코드를 보고 일단은 block으로 그려서 신호가 왜 그렇게 들어고 나가는지 왜 신호를 assign했는지 알고 언제 신호가 들어고 등을 그려보는게 공부하는데 도움이 될거라고 하는데 block으로 그리면 input output신호는 전부 코드를 보고 그리는 건데 그렇게 그리는게 정말 도움이 될까요? 아니면 회로도 그리는게 다른 방식이 있나요?

PCB HW 설계 강의 자료에 있는, 스마트폰 블록 다이어그램은 TI 사이트 어느 부분에서 볼수 있나요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================zybo z7-20은 구하기가 어렵고 비싸서ZYNQ Xilinx Zynq-7000 FPGA보드를 사용하려고 합니다. 이보드로 수강이 가능한가요?

안녕하세요 🙂[1. 질문 챕터] : 34장[2. 질문 내용] : 34장에서 tuser신호와 tlast신호는 맛비 패턴 generator가 master가 되어 신호를 전달해주는 것으로 이해했습니다! 혹시 tuser신호와 tlast신호의 발생 알고리즘이나 로직은 어떤 식으로 발생시키는 건가요?? test_pattern_generator 파일을 뜯어봤는데도 이해가 안가서 여쭈어 봅니다..![3. 시도했던 내용, 그렇게 생각하는 이유] :

안녕하세요 🙂[1. 질문 챕터] : 34장,35장[2. 질문 내용] : 34장과 35장에서 설계한 IP는 디스플레이에 들어가는 DDI의 구조를 설계한 것일까요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 지금 디스플레이 공학을 배우고 있는데 화면에 데이터를 전달하는 역할이 마치 DDI의 역할과 비슷하여 궁금해서 여쭈어 봅니다! 아니면 DDI랑은 아예 관련이 없는 IP일까요?

안녕하세요 🙂[1. 질문 챕터] : FPGA 19장[2. 질문 내용] : 이 챕터에서 실제로 PS영역(CPU)으로만 계산을 했을 때와 PL영역(DSP)을 이용해서 계산 후 PS영역으로 데이터를 옮겼을 때의 시간을 비교해서 HW 가속기 컨셉을 배웠습니다. 하지만 데이터의 이동 시간이 너무 오래 걸렸기 때문에 "데이터를 어떻게 주고 받을 것인가"가 HW 가속기 core 설계의 핵심이라고 말씀주셨습니다. 그럼 PS영역과 PL영역의 데이터를 주고 받는 것은 어떻게 개선할 수 있나요?? AXI4-Lite 말고 AXI4-Standard를 쓰면 해결이 될까요? 아니면 따로 Synchronous FIFO 같은 것을 설계하면 데이터를 좀 더 빠르고 원할하게 PS->PL, PL->PS로 옮기는 것이 가능해 질까요? 실제로 HW 가속기를 설계할 때는 어떻게 데이터를 주고 받는 시간을 줄이나요?그리고 혹시 PL영역에서 verilog IP를 설계할 때도 Synchronous FIFO를 사용하면 HW 가속기의 계산을 더 빠르고 원할하게 만들 수 있나요?[3. 시도했던 내용, 그렇게 생각하는 이유] : 수업에 어떻게하면 이 데이터의 이동 시간을 줄일수 있는지 까지는 구체적으로 언급이 없어서 궁금해서 여쭈어봅니다! 

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)안녕하세요, 맛비님.아래 시간대에 언급해주신 링크가 영상 하단에 안 보여서 문의 드립니다. 관련 링크를 첨부해주시면 공부에 많은 도움이 될 것 같습니다.4:50 - RESP 관련 링크23:20 - AXI VIP 관련 링크문의 읽어주셔서 감사합니다! 

안녕하세요!제가 취업하고 시간이 안나서 강의수강을 미루고 있다뒤늦게라도 강의를 들으려고 하는데 혹시 강의 만료일 을 연장해주실 수 있으실까요? 항상 도움 많이 받고 있습니다 감사합니다!

안녕하십니까 템플릿을 만들어서 챕터를 하나씩 작성해보는 중입니다.5-2에서 bitstream이 generate되지않아 문제를 해결해보려다가 기존에 제공되는 완성된 예제파일을 열어서 비교를 하려했습니다.프로젝트 폴더 위치는 C:\Users\rnfkd\Desktop\CSG\reference documents\ch_05_2\ZynqTop인데 VIVADO에서 파일을 찾을때 다른 폴더를 잡고 찾는듯합니다.어떻게 해결하면 좋을까요?

안녕하세요, 강의 수강 중 문의드립니다. * 저는 아직 이해가 부족한 부분이 많아 질문 내용을 AI의 도움을 받아 정리하였습니다. Zybo Z7-20 보드로 실습을 진행하던 중 UART 보드 검증 단계에서 문제가 발생했습니다.강의에서는 IO Planning에서 uart_tx/rx 핀을 매핑한 후 PuTTY로 Loopback 테스트를 진행하셨는데, Zybo Z7-20은 온보드 USB-UART 브리지(FT2232HQ)가 PS MIO 핀에만 연결된 구조여서 순수 PL RTL 설계에서는 해당 핀에 접근이 불가능한 것으로 파악했습니다. (첨부 이미지 Figure 7.1 참고)강의 기준 보드는 uart_tx/rx가 PL 핀에 직접 연결되어 XDC에서 바로 매핑이 가능한 것으로 보입니다. 제가 파악한 내용이 맞는지 확인 부탁드립니다.(AI는 USB-to-UART 변환 모듈을 별도 구매하면 해결 가능하다고 설명하고 있습니다. 다만 우선은 제가 파악한 내용이 맞는지 확인이 먼저라 생각되어 문의드리게 되었습니다.  확인 후 여유가 된다면 해당 방법도 시도해볼 예정입니다.) 감사합니다.

페이지 하나하나마다 클릭해서 넘어가기가 너무 불편한데 강의내용이 모두 들어있는 하나의 PDF가 있는지 여쭤보고 싶습니다.

안녕하세요. 유익한 강의 올려주셔서 많은 배움 얻고 있습니다. 다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다. 제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다.IBUFDS 제거 (differential 클럭 미지원)MAX_COUNT를 125,000,000으로 변경counter 비트폭을 28bit → 27bit로 축소이렇게 진행해도 문제가 없는지 확인 부탁드립니다.  감사합니다.

삼코치님 안녕하세요. 다음과 같은 질문이 있습니다.강의에서 Differential Amp의 4가지 종류와 여러 특징을 알려주셨는데요. 지금 단계에서는 각 회로들의 V_out과 관련된 일반화된 공식보다는 특징을 받아들이는 단계까지만 공부하면 되는 것일까요??V_out과 관련된 공식이 궁금해서 도저히 제 손으로는 힘들어서...ㅎㅎ Ai한테 부탁해봤는데 엄청 복잡하더라고요...ㅎㅎ 그래서 궁금합니다. 지금 단계에서는 어디까지 공부하면 될지 알고 싶습니다. 

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)안녕하세요, 맛비님.[HDL 22장] : Basic Module 설명 부분 (2:55) 관련하여 질문 드립니다.해당 module에서는 data를 저장하는 F/F의 CE에 s_ready만 연결되어 있는데, s_ready & s_valid로 연결되어야 하는 것이 아닌지 궁금합니다.handshake는 valid, ready가 모두 1일 때 data transfer가 발생하는 것으로 이해했는데, s_ready만 CE에 연결된 경우, s_valid == 0이어도 s_ready == 1이 되어서 data가 전달되는 상황이 발생되는 것이라고 생각했습니다.좋은 강의 제공해주셔서 감사합니다.

4장 7분 5초 Hello World를 출력하기 위해 UART 통신을 사용하는 것까진 이해를 했는데, UART0과 UART1이 있습니다. 둘 중 어느것을 선택해야하는지 결정하는 건.. zynq 보드의 회로도를 보고 확인해야하는건지? 궁금합니다!   안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

led blinking 하는 fpga 개발보드 어디서 살 수 있나요?

선생님 안녕하세요, 강의에 따라 memory IP까지 생성한 뒤 3.3에서 구조를 비교해보는 부분이 제 것과 좀 다른 것 같아서 문의드립니다.강의에서는 다음과 같은 구조를 갖도록 나타났지만실제로 제 환경에서 확인해보면 아래와 같이 경로나 파일이 강의안처럼 많이 생기지 않습니다.. 생성 자체는 강의와 동일하게 진행했는데 어디가 문제일까요?PS C:\Users\wis06\ddr3_controller\ddr3_controller.srcs> tree /F폴더 PATH의 목록입니다.볼륨 일련 번호는 8AC9-5BCE입니다.C:.└─sources_1 └─ip └─ddr_controller ddr_controller.xci mig_a.prj

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. chapter 15,16 datamoverbram모듈입니다.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂맛비님, data_mover_bram 코드에서 pipeline 부분을 보다가 궁금한 점이 생겼습니다.BRAM read latency 때문에 mem_data와 r_valid는 같은 cycle에 유효해지는 것으로 이해했습니다.그런데 r_core_data[0]은 mem_data를 바로 받아서 cycle N+1에 저장되고,r_core_delay는 r_valid를 한 번 더 거쳐서 cycle N+2에 반영되는 구조라서data와 valid가 1 cycle 어긋나는 것처럼 보입니다.이 경우 data와 valid가 정확히 같은 stage에서 정렬되지 않는것으로 보이는데 제 생각이 틀린건지 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================clk 100번 튈때마다end else if (i_run_en) begin if(r_counter == i_freq -1) begin r_counter <= 0; o_one_sec_tick <= 1'b1;이코드로 인해서 o_one_sec_tick 이 딸깍 올라오는 점은 너무 이해가됩니다 그런데 실제로 vivado에서 clk의 개수를 세어보면 100번의 clk이 딸깍되고 110 번 쯤 에서 실제로 o_one_sec_tick 이 1로딸깍 올라오는데 이부분이 설마 latency로 인한 지연으로 늦게 올라오는 점이 구현된건가요?