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해결 여부
미해결
시뮬레이션 타이밍 관련 질문있습니다.
21.08.28 19:04 작성 조회수 250
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그림과 같이 clk posedge에서 READ ADRESS channel에서ARREADY의 값이 1인데 ARREADY는 reg 하고 연결이 되어있으니까 rising time을 고려하면 0으로 인식되어야하는게 아닌가요? 시뮬레이션이여서 이런 환경은 배제해야되는 건가요?
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 12장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 코드리뷰편
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설계독학맛비
지식공유자2021.08.29
안녕하세요 :)
그림과 같이 clk posedge에서 READ ADRESS channel에서ARREADY의 값이 1인데 ARREADY는 reg 하고 연결이 되어있으니까 rising time을 고려하면 0으로 인식되어야하는게 아닌가요?
어느 시점에 rising time 을 고려하는지를 모르겠으나, 올려주신 그림의 615 ns 기준이라면 '1' 로 인식을 합니다. (0 -> 1 로의 transition이지만 delay가 고려안된 functional sim 이라서)
시뮬레이션이여서 이런 환경은 배제해야되는 건가요?
delay 가 없는 환경이기 때문에(function sim), 클럭 rising edge 순간에 판단 대상이 되는 신호도 함께 transition 이 됩니다.
실제 현업 (저는 잘 안쓰지만) + 질문자 님들도 해당 방법을 통해서 simulation 을 보시구요.
좋은 방법이라 생각합니다.
다른 분들의 질의응답도 조금이나마 도움이 되실까하여 링크로 남겨드립니다.
그럼 즐공하세요 :)
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