slave side master side 질문

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

   1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

   1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

   2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

4. 먼저 유사한 질문이 있었는지 검색해보세요.

5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요. 강의를 듣다가 skid buffer 관련되어서 질문이 생겼습니다.

hdl 24장 2분 40초 쯤에 m_valid_temp 와 m_data_temp 존재 이유를 설명하실때 master side , slave side 가 각각 skid buffer 의 오른쪽 그리고 왼쪽 으로 말씀하셨는데 보통 모듈에서 valid , data 를 보내고 ready 를 받는 쪽(s_valid, s_ready, s_data)이 상대적인 master module 이고 그 반대가 slave module 아닌가요?
아니면 그렇게 설명하신 이유가 온전히 skid buffer 관점에서 s_valid, s_ready, s_data (왼쪽) 부분이 앞선 모듈의 slave 이고 m_valid. m_ready, m_data(오른쪽) 이 이후 붙을 모듈의 상대적인 master 이기 때문인것인가요?