월 59,400원
5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
CNN 구현
안녕하세요~이번에 진행한 cnn 코어의 경우 굉장히 작은데도 FPGA 리소스를 상당히 많이 차지하는데, 이렇게 되면 Zybo z7 20에서의 Lenet 조차도 불가능한가요? 이번에 진행한것만 해도 38000개 정도를 사용하는데다른 논문들 찾아보니, HLS를 사용해서 Lenet-5 를 구현하는데, LUT 를 20000 정도밖에 안쓴다는게 말이되나 싶어서요ㅜㅜ
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
현업에서 CNN은 어떻게 구현하나요?
좋은 강의 감사드립니다..수강 중 의문점이 있어 문의드려요.강의 중 [AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt 의 약 9:14초 정도에서 "현업에서는 이러한 CNN_CORE를 사용하지 않아요" 라고 말씀하셨는데 그 뜻이 궁금합니다.veriolg가 아닌 HLS 등을 사용해서 구현한다는 건지 ? 아님 다른 가속용 IP core를 사와서 구현한다는 뜻인지? 아닌 다른 뜻이 있는지 알고 싶습니다.그 외에 현업에서 실제로 어떠한 방식으로 딥러닝 IP를 구현하는지 간단하게 설명 부탁드려도 될까요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
PS 설계부분 관련
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. 이번 ai-hw강의 잘 들었습니다. 강의 수강 후 궁금한 점이 몇 가지 있어 질문드립니다.이번 PS부분 설계에서 feature map, weight, bias의 값들을 모두 랜덤 값으로 넣어 주었는데, 사실 코드를 보면 각각의 배열에 같은 숫자만 반복해서 들어가는거 아닌가요? (예를 들면 bias[och] = {42, 42, 42, ...}와 같이)PS에서 PL부분으로 데이터를 넘겨줄 때, Xil_Out32 ((u32) (XPAR_CNN_CORE_TEST_CI3_CO_0_BASEADDR + F_VAL_ADDR), (u32) fmap_rand_val);와 같이 한 줄로만 넘겨주었는데 for문 없이 어떻게 데이터가 순차적으로 넘어가나요? PL부분에서 받는 데이터의 크기를 정해주었기 때문에 그 정도에 부합하는 횟수만큼만 받는건가요? 아님 사실 데이터가 순차적으로 넘어가는게 아니라 한 개의 데이터만 axi4 lite 레지스터에 넣어놓고 PL에서 계속 그 데이터만 참고하는 건가요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
프로그램 설치 용량 문의
Vitis Software Platform 2020.2 프로그램을 다운로드 하는 중입니다 ! 총 여유 공간이 130GB가 필요하다고 되어있는데, 혹시 설치 옵션에서 필요한 것만 추려서 용량을 줄일 수도 있을까요???
- 해결됨설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
Bit Width 설정 관련해서 질문합니다.!
Unisigned Value의 곱셈에 대한 Bit Extension을 통해 16 Bit , 이 값을 32번 누적하게 되면 Overflow를 방지하기 위해 47비트가 필요한 것이 아닌가요? 24비트로 설정된 이유를 여쭤보고 싶습니다!
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
강의 11:57분 bit 계산 질문드립니다.
안녕하세요! SW전공잔데 AI에 관심이 있어서 이 강의를 듣다가, 강의에서 넘어가신 bit계산이 어떻게 계산된 값인지 이해가 안가서 질문드립니다. 프로그래밍 언어의 자료형이랑은 다른 개념같은데, HW 설계에서는 어떤 식으로 미리 계산을 하는지 궁금합니다.
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
Implementation LUT 초과에러
안녕하세요! 좋은 강의 정말 감사드립니다. 다름이 아니라 제가 Zybo Z7-10보드를 사용하고 있는데요, Implementation 도중 LUT개수가 초과하여 Output 갯수도 반으로 줄이고 각종 숫자를 줄였습니다. 계속 줄일 수 있는 부분을 줄였는데도 아직 같은 에러가 나옵니다. 혹시 어떻게 해결할 수 있을까요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
WSL 환경
WSL에서 Ubuntu 20.04.4 LTS을 설치중인데, 제가 라이젠 CPU를 사용하고 있습니다. 그럼 강의 실습하는데 문제가 있을까요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
DMA 관련
- 강의 내용외의 개인 질문은 받지 않아요 (개별 과제, 고민 상담 등..)- 저 포함, 다른 수강생 분들이 함께보는 공간입니다. 보기좋게 남겨주시면 좋은 QnA 문화가 될 것 같아요. (글쓰기는 현업에서 중요한 능력입니다!)- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 수업 도중 DMA 관련해서 말씀주셨는데요. 혹시 다음 강좌는 언제쯤 개설 예정이신가요? 또 혹시 DMA에 대해서 예습해볼만한 예제 추천 가능하실까요?
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
MNIST(CNN) Review 설명에서...
입력 1채널에서 24채널로 증가한 것은 kernel 24채널을 적용한 결과인가요? 그리고 24채널에서 36채널로 증가한 부분도 궁금합니다.
- 미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
[AI HW 9장] vector / array 관련 질문
강의 중에 array를 사용하였더니, xilinx simulation tool에서 error가 발생했다고 하셨는데, 그 말은 array 로 구현했다면, 합성과 FPGA에 올리는게 불가하다는 말씀이실까요? 아니면 단지 xsim만 에러가 나는거일지 궁금합니다! 실제 synthesis & implementation에는 array를 쓰면 안되나요? 감사합니다.