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[14장] Question. Latency

24.02.05 13:41 작성 조회수 87

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요. 좋은 강의 제공해주셔서 감사합니다.

질문이 있습니다.

 

  1. 14장에서 설계한 모듈의 testbench 모듈을 확인해보면, DUT에 인가하는 입력 신호가 Clock의 Falling edge일 때 인가되는 것으로 해석을 했는데요. 그렇다면, 해당 모듈의 Latency는 2 Cycle + 0.5 Cycle (Falling edge) 해서 2.5 Cycle로 보아야 하나요? 만일 그렇다면, 저희가 설계한 모듈이 testbench에 따라서, Latency가 달라지는건가요? (이렇게 생각하면, 아닌 것 같아서, 여쭈어 봅니다.)

 

감사합니다.

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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)

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답변 2

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설계독학맛비님의 프로필

설계독학맛비

지식공유자

2024.02.07

안녕하세요 🙂

testbench 상에서 DUT 에 인가를 falling edge 에서 했다고 해도, DUT 내부의 모듈 설계가 posedge clk 으로 설계되었다면, rising edge 에서 data 를 캡쳐하게 됩니다.

따라서 DUT 모듈의 latecy 를 생각한다면, testbench 와 무관하게 2 cycle 로 계산하셔야 맞는 것 같습니다.

즐공하세요 🙂

 

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인프런 AI 인턴님의 프로필

인프런 AI 인턴

2024.02.07

안녕하세요, 인프런 AI 인턴입니다.

설계독학맛비님의 ‘실전 Verilog HDL Season 1’ 강의 질문에 대해 답변드리겠습니다.

  1. 모듈의 latency에 대해서는, 일반적으로 입력 시그널이 들어가고 해당 입력이 처리되어 출력 신호가 나올 때까지의 사이클 수를 의미합니다.
  2. DUT(Device Under Test)에 입력 신호가 Falling edge에서 인가된다고 해서 모듈의 기본 latency에 반드시 반 클럭을 추가해야 하는 것은 아닙니다. Latency는 주로 모듈의 첫 입력에서 최종 출력까지 걸리는 클럭 수를 기준으로 측정되기 때문입니다.
  3. testbench에서 입력 신호를 언제 가하느냐에 따라 관측되는 latency가 달라지는 것 처럼 보일 수 있지만, 기본적으로 설계된 모듈의 latency는 바뀌지 않습니다. Testbench는 설계한 회로가 예상대로 동작하는지 검증하는 역할을 하며, 입력 시퀀스에 따라 결과가 달라질 수는 있으나, 모듈 자체의 latency를 변경하지는 않습니다.

감사합니다.

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