• 카테고리

    질문 & 답변
  • 세부 분야

    반도체

  • 해결 여부

    미해결

for문 사용에 대한 질문이 있습니다!

24.01.19 13:57 작성 조회수 135

1

=================

현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

==================

 

안녕하세요 맛비님!

대학교의 verilog 수업 중 모듈을 설계할 때는
for문을 사용하지 말라고 배우고
연구실 선배들도 테스트벤치가 아닌 모듈을 설계할 때는
for문을 사용하지 말라고하셔서
항상 안써왔는데
맛비님의 FIFO 코드를 공부하다 register 초기화할 때
for문을 이용하여 초기화하는 것을 보고
어떤 상황에서는 사용해도되고,
어떤 상황에 사용하면 안되는지 자세하게 알고 싶습니다!

답변 1

답변을 작성해보세요.

0

안녕하세요 🙂

연구실 선배님들이 for 문을 쓰지말라고 하는건, 정확하게 모르는 상태에서 사용했을때의 문제를 디버깅하기 어렵기 때문이다.. 라는 숨은뜻이 있지 않았을까요...? (무 논리로 안돼! 이러진 않았을꺼에요)

for 문은 Verilog HDL LRM 에 정의되어 있는 합성가능한 문법입니다.

어떤상황이다.. 특별하게 말씀드리기는 어려운데.. 예를들어 과도하게 높은 loop 의 숫자를 사용한다면, 합성에서 문제가 발생할 수 있어요.

결론은 문법상 문제는 없고 설계자가, 본인이 설계한 로직의 스펙을 정확하게 알고 쓰신다면, Design 내에서 for 문 써도 됩니다. (이 말이 틀렸다면, 제가 설계한 chip 들이..... 문제가 이미 나왔겠죠..? ㅋ)

즐공하세요 🙂

감사합니다!!! 새해 복 많이 받으세요!