17장 코드 설명

안녕하세요 맛비님! 강의 잘 듣고 있습니다! 다름이 아니라 verilog 문법 강의를 막 듣고 이 강의를 바로 수강해서인지 .. 살짝 어려운 감이 없지 않아 있지만 그래도 재밌게 듣고 있습니다! 하지만,, 질문거리는 많네용..

16~17장의 FSM 관련해서 질문을 드리려고 합니다!

1. 17장에서

    

   always @(*)

   begin

    

   n_state = S_IDLE; // To prevent Latch.

   case(c_state)

    

   S_IDLE: if(i_run)

    

   n_state = S_RUN;

    

   S_RUN : if(is_done)

    

   n_state = S_DONE

   ;

    

   else

    

   n_state = S_RUN;

    

   S_DONE: n_state = S_IDLE;

    

   endcase

    

   end

굵게 표시된 부분을 추가하셨는데 제가 알기로는 if 구문에서 else를 정의하지 않으면 이전 상태를 계속 유지하는 걸로 알고 있는데, 그럼 여기서 else를 정의하지 않으면 S_RUN 상태를 계속 유지하니까 굳이 else를 추가할 필요가 없지 않나요?

2.  

   // Step 4. Registering (Capture) number of Count

reg [6:0] num_cnt;

always @(posedge clk or negedge reset_n) begin

if(!reset_n) begin

num_cnt <= 0;

end else if (i_run) begin

num_cnt <= i_num_cnt;

end else if (o_done) begin

num_cnt <= 0;

end

end

17장에서 이 코드를 설명하실 때 굵게 표시한 부분을 '사용자가 i_num_cnt 를 쭉 100으로 유지 못하는 경우를 방지하기 위해 이렇게 코드를 작성했다' 라고 하셨는데 사실 이 부분이 이해가 잘 안 돼서.. 혹시 어떤 상황인지 좀 더 자세하게 설명 가능할까요??

3. 그리고 17장 코드 step 4,5에서 굳이 내부 F/F를 만들어서 input을 담는 이유가 궁금합니다. 제가 생각하기엔 F/F를 만들면 그만큼 delay가 생기게 되고 이는 손해라고 생각이 들어서요

num_cnt, cnt_always를 말씀 드린겁니다!

4. 17장 DUT step5 코드 중에서 마지막에 else를 쓰지 않으셨던데 이유가 뭔지 알 수 있을까요??

    

   이때는 is_done, o_running 이외에 경우가 없어서 그런가요?

5. 마지막으로 맛비님의 코딩 스타일을 알고싶습니다. 솔직히 counter 까지는 verilog 문법을 공부하면서 설계해봤던 모듈이고 직관적으로 이렇게 설계하면 되겠다! 라는 생각이 들었는데

    

   FSM을 설계할 땐 step1,2 이런 식으로 code를 짜기 까지 어떤 생각의 흐름으로 coding 하셨는지가 궁금합니다!

읽어주셔서 감사하고 긴 글이지만 꼭 답변 부탁드리겠습니다 ㅜㅠㅜㅠ 감사합니다!!