-
카테고리
-
세부 분야
반도체
-
해결 여부
해결됨
13장 pipeline 질문있습니다
23.05.01 15:31 작성 23.05.01 17:56 수정 조회수 440
2
예제에서 매 cycle 마다 하나의 출력이 나오므로 throughput이 1 cycle 이라고 하셨습니다. 만약 2 cycle 마다 하나의 출력이 나온다면 throughput은 2 cycle이 되는 것인가요 아니면 0.5 cycle이 되는 것인가요?
최대(가장좋은) throughput은 1 cycle인가요? 아니면 더 빨라질 수 있을까요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 13장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (이론편)
강의실 바로가기
답변을 작성해보세요.
1
설계독학맛비
지식공유자2023.05.02
안녕하세요 :)
바로 답변드리겠습니다.
Q1. 예제에서 매 cycle 마다 하나의 출력이 나오므로 throughput이 1 cycle 이라고 하셨습니다. 만약 2 cycle 마다 하나의 출력이 나온다면 throughput은 2 cycle이 되는 것인가요 아니면 0.5 cycle이 되는 것인가요?
A1. 2 cycle 당 하나의 출력임으로 throughput 은 2 cycle 이 되겠습니다.
Q2. 최대(가장좋은) throughput은 1 cycle인가요? 아니면 더 빨라질 수 있을까요?
A2. 1 cycle 의 duration 을 쪼개서 사용하면, 소수점의 throughput 을 표현할 수 있습니다.
다만 전체 로직 중 소수로직만 이 개념을 사용하고요. 사실상 1 cycle 내의 time 을 나눠서 사용하느니, frequency 를 높이는게 좋은 방법일 수 있습니다.
예를들어 0.5 cycle 의 개념은 positive edge, negative edge 를 둘다 사용하는 multi clock edge 의 case 가 있겠습니다. 저도 현업에서 영상 data 전송시 본적은 있습니다만 이런 case 로 직접 설계해본 경험은 없습니다.
즐공하세요 :)
답변 1