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질문 & 답변
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반도체
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해결 여부
미해결
verilog 기본 문법 질문드립니다.
24.01.31 01:45 작성 조회수 108
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모듈을 작성할 때 첫번째와 같이 module~ ; 하고 뒤에 변수 선언들을 ;로 구분하는 경우와
두번째와 같이 module~( 하고 변수 선언들을 , 로 구분한 뒤에 );로 닫아주고 이 후 동작을 정의하는 경우가 무슨 차이가 있는지 모르겠습니다.
첫번째 코드를 module tb_clock_generator( reg clk, reg clk_en, wire o_clk); 로 수정을 하면 코드 에러가 뜨는데 무슨 차이인지 설명해주시면 감사하겠습니다ㅜㅜ
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설계독학맛비
지식공유자2024.01.31
안녕하세요 🙂
문법상 적어주신 두개 모두 가능하고요. 결과도 동일하게 나와요. (직접 합성해보셔도 알 수 있습니다)
회사마다 코딩스타일이 달라서, 이 부분은 용호님이 편하신 대로 하시면 되겠습니다.
첫번째 코드를 module tb_clock_generator( reg clk, reg clk_en, wire o_clk); 로 수정을 하면 코드 에러가 뜨는데 무슨 차이인지 설명해주시면 감사하겠습니다ㅜㅜ
괄호안에는 input, output, inout 포트만 들어올 수 있어요.
즐공하세요 🙂
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강의는 수강생 분들이 문법을 알고 있다고 가정하고 만들었어요.
모든 일에는 순서가 있기 때문에, 혹시 문법이 어려우시다면 다음 책 1독을 추천 드립니다.
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