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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
fpga 툴에 대해 질문있습니다!
현재 베릴로그 강의를 들으면서 다음 주 안으로 fpga도 슬슬 넘어갈 준비를 하고있는데요 이 강의와 유튜브에 fpga5강까지 올려주신거에는 리눅스쪽을 추천해주셨는데 fpga강의에선 윈도우용으로 까는 이유가 궁금합니다 뭔가 윈도우쪽에서 더 좋게 변했다던가...? 등의 이유가 있나 싶어서요
- 미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
벌써부터 여쭤보긴 좀 이른 질문입니다만
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. fpga 사용 시 와이파이 동글을 달아서 원격으로 디버깅이 가능한가요?? https://projects.digilentinc.com/catalin-bitire/zybo-autonomous-car-2d343d 여기선 와이파이 어댑터 우리는 USB Wi-Fi 동글을 사용하여 디버깅 목적으로 차량을 무선으로 사용하고 온보드에서 실행되는 Embedded Linux 배포판과 긴밀하게 통합합니다 이러더라구요 그리고 https://www.youtube.com/watch?v=ftpH37sYmQo&t=290s 이렇게 영상처리되는걸 실시간으로(무선으로) 볼 수 있는게 가능한지도 궁금해서 여쭤봅니다
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wsl 종료는 어떻게 해야하나요??
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 부끄러운 질문입니다만 종료할 때 어떻게 꺼야할지 모르겠네요, 그냥 창 종료나 EXIT 클릭하면 이렇게 뜨고 인터넷 검색해본대로 셧다운 입력하면 이렇게 뜨네요... 혹시 이상태로 그냥 창의X키나 EXIT써서 꺼도 괜찮나요?? 아니면 다른방법을 써야하나요?? 검색해본뒤에 https://otrodevym.tistory.com/entry/WSL-Docker-system-has-not-been-booted-with-systemd-as-init-system-pid-1-cant-operate 이 방법대로 따라해봤는데 그대로더라구요
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zybo 보드에서 파형문제
안녕하세요. zybo보드 구매해서 강의보면서 따라하고 공부중 입니다. 테스트중 스코프로 파형을 찍어 봤는데요 그림처럼 스위칭 노이즈로 보이는 노이즈가 상당히 크게 발생됩니다. 이런 노이즈등은 FPGA 설계의 문제 아니면 다른 원인이 있는건지 또는 좀더 안정시킬 수 있는 방법이 있는지 궁금합니다. 직접적인 강의의 코드질문이 아니라서 죄송합니다만 강의 내용중에 하드웨어 직접 다운로드하고 이를 검증하는 부분들이 빠져 있는것 같아서 조금 아쉽네요. ^ ^; 미리 감사드립니다.
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D F/F gate수와 Cell수의 관계
D F/F gate count = 10 gates라 하셧는데 이게 synthesis 이후에 보이는 cell의 갯수인가요?
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gedit 말고 vim 으로 해보려고 하는데요...
일단 설치는 했고 실행도 했습니다만 vim에 관해 아예 모르는 상황에서 이 수업 내용의 vim내용만으로도 따라잡을 수 있을지 염려되어 여쭤봅니다
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module output을 정의할 때 reg 유무
fsm_counter_test module의 input, output을 정의할 때 o_done은 output reg o_done o_idle, o_running은 output o_idle, output o_running 으로 정의하였습니다. o_idle과 o_running은 o_done과 달리 reg가 없이 정의되도 되는 이유를 알고 싶습니다.
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C++ 학습 질문
안녕하세요 맛비님. 유튜브랑 강의 잘 챙겨보고 있는 비메모리 설계 꿈나무 4학년 학생 입니다. 조금 주제를 벗어난 질문 일지 모르지만 강의나 유튜브에서도 가끔 언급을 하시는 C 언어 실력 관련한 질문입니다 ㅎㅎ;; 현재 저는 C++ 문법정도만 유튜브 강의를 통해 학습한 상태인데, 맛비님이 설계를 잘 하기 위해서는 C 도 필수로 하셔야 한다고 해서 걱정이 됩니다. C로 뭘 만들어본 경험이 하나도 없어서요 .. 시간이 있어서 미리 공부를 차근차근 해놓으려고 하는데, 이 상황에서 어떤 방향성을 가지고 공부하면 좋을까요?(베릴로그는 따로 공부중입니다.) 간단하게 라도 조언 해주시면 큰 도움이 될 것 같습니다 !! 예를들어 백준 알고리즘 문제를 풀어봐라, 어떤 종류의 강의를 한번 들어봐라 이런식으로 라도 짧게 대답해주셔도 됩니다!!
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설치 거의 다 된 상태에서 에러가 떴습니다
Xilinx software was installed successfully, but an unexpected status was returned from the following post installation task(s) application-specific initialization failed: couldn't load file "librdi_commontasks.so": libtinfo.so.5: cannot open shared object file: No such file or directory /home/rhendms97/tools/Xilinx/Vivado/2022.1/bin/vivado: line 48: /home/rhendms97/tools/Xilinx/Vivado/2022.1/bin/loader: No such file or directory 이상태에서 ....... 이렇게 .만 하나씩 늘어나는데 원인이 뭘까요...?? 좀 기다려보니 Uninstalling/home/rhendms97/tools/Xilinx/Vivado/2022.1 (Done) Uninstall completed successfully 이래 뜨네요.... 다시 설치해야하는 상황인가요?? 다시 설치해야되네요... 다시 해보고 안되면 혹시 https://www.youtube.com/watch?v=8aBeMae2TqQ&t=218s 이걸 따라해서 설치해도 될까요??
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시스템 베릴로그에 관하여
강사님 안녕하세요? 강의 정말 잘 듣고 많은 것을 배웠습니다. 현재 저는 ASIC 계열에서 프론트엔드 업무를 하고 있습니다. synthesis 부터 sta, ec 등 작업을 하던 중 설계에 관해서 많은 관심이 생겼습니다. 막연하게 설계를 해보고싶다! 이런 것은 아니고 rtl이 주로 system verilog로 되어서 받는데, 혼자서 해석하기가 난해하더군요.. 그래서 system verilog 문법이나 강좌를 따로 들을 수 있는 곳이 있을까요?? 아니면 어떤 식으로 공부를 해야할 지 어렵습니다.
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network error : connection refused 가 뜨는 이유가 뭘까요?
mobaxterm 설치 후(로그인 안했는데 자동으로 된거같아요) wsl-ubuntu랑 wsl-ubuntu20.04 두개가 나오잖아요 근데 아래껀 영상대로 잘 되는데 위에껀 오류가 뜨네요 어떻게 아래꺼로 따라해서 설치(GUI로)를 잘 하긴 했는데(울트라 다 뺏는데 50기가라서 놀랐습니다) 혹시 이 오류로 추후에 문제가 생기려나 싶어 여쭤봅니다
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c언어 빌드 질문드립니다.
c언어 빌드할 때 make를 치니까 없다고 떠서 $ sudo apt-get install build-essential 을 해봤는데 아래 사진처럼 오류가 떴습니다. 어떻게 해결해야 할까요??
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wire 와 reg 의 차이를 모르겠습니다.
안녕하세요 matbi님 강의 잘 듣고있습니다.^^ 기초가 부족하다보니, wire 와 reg 의 차이점을 모르겠어서 질문을 드리게 되었습니다. 이해가 조금 어려운 부분은. 동영상 7:30 부근에서 module 에서는 input i_clk = input wire i_clk 으로 input은 wire 가 default 라고 말씀을 주셨습니다. 반면 동영상 8:20 부근에서는 module tb_clock_generator 의 입력부근에 reg clk; 및 reg clock_en; 을 사용하셨습니다. 1. 제가 현재까지 따라가며 이해한 부분은 아래와 같은데 맞는 이해일지 확인/수정 부탁드립니다. TB 에 사용되는 sitimulus(iuput) & check(output)은 각각 sitimulus(iuput) = reg check(output) = wire 를 사용하며 TB 내부의 DUT에 한해서는 input 과 output은 define 에 설정해두고, .i_clk (clk) 과 같이 '연결'해서 사용한다. 고 이해하는게 맞을까요?? 2. 또한 reg 와 wire은 구체적으로 어떻게 다르며 어떤 상황에서 사용이 각각 적절할까요..?? 긴글 읽어주셔서 감사합니다.^^ 동영상 완주까지 화이팅하며 질문도 조금 남기겠습니다 :)
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always @(*) 와 관련하여..
안녕하세요, 좋은 강의 해 주셔서 잘 듣고 있습니다. FSM 실습 예제에서 한가지 궁금한 부분이 생겼습니다. fsm_test.v 의 52번 줄에 있는, always @(*) 에서 *가 내부 변수중 하나라도 변화를 하면 동작하게 된다고 하셨는데, 내부 변수가 52번줄 ~ 62번 줄 사이에 있는 always begin~end 안에 기술된 reg타입으로 선언된 c_state 와 n_state만을 이야기하는 것인지요? 제가 asterisk 에 대한 개념이 'everything' 을 의미한다는 어떤 고정관념을 가지고 있어서 그런지, 변하고 있는건 clk도, reset_n 도 변하고 있는데 그 변화에도 반응을 하지 않을까 라는 생각이 들었습니다. 질문 작성하면서 영상 아래의 질답 내용에 verilog 2001 문법에 대한 언급이 있어 찾아보았더니 'Simulation and synthesis will automatically be sensitive to all signals read within the procedure. @* was added in Verilog-2001.' 란 내용이 있는데, 봐도 여전히 명확히 이해되지가 않았습니다.^^; all signals read within the procedure 의 범위가 module 전체 안에서인지, 혹은 always @ begin ~ end 까지를 의미하는 것인지 궁금합니다.
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vivado 삭제
안녕하세요. 노트북에 용량이 간당간당했는데 설치를 완료 하고 설치된 파일을 확인해 보는데 아래 캡처와같이 필요한 파일들이 없습니다. 지우고 용량 확보를 하고 다시 설치를 하려고 하는데 윈도우 설정 - 앱 메뉴에서는 vivado나 xilinx가 안보이더라구요 ㅠㅠ 삭제는 어떻게 해야 하나요 ??
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보드 선정 관련 질문
안녕하세요 현재 FPGA을 통해 칩설계 연구를 진행하고있는 대학교 학생입니다. 제가 인텔 알테라 보드는 사용해보았지만 자일링스 보드를 이용하는것은 익숙지 않아서 강의를 수강하고자 합니다. 제가 현재 구현하고자하는것은 CNN기반의 HW를 구현하는것이 목표입니다. 그것에 맞춰 현재 보드 선정을 강의에 진행되는 Z7-20 이아닌 ZedBoard를 이용하여 수행 할 것 같습니다. 혹시 강의 수강하는데 ZedBoard를 이용해도 큰 어려움이 없는지 알려주시면 감사드리겠습니다.
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VIVADO 어떤 파일을 받으면 되나요?
XILINX 홈페이지가 개편되어 강의 화면과 같은 페이지가 사라졌습니다. 현재는 ML 관련된 페이지만 있는 상태입니다. 이 버전을 설치해도 무난한 것인지요. 설치 과정에서도 WebPack 버전이 없고, ML 버전만 있습니다. 어떤 파일을 받으면 좋을지 답변 부탁드립니다.
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HLS에서 자동생성했던 DPBRAM이라는 게 어떤걸까요?
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님! 20장 강의에서 HLS에서 자동생성했던 synchronized True DPBRAM을 가져왔다고 말하셨습니다. 제 vivado에서는 따로 HLS에서 메모리를 생성했던 적이 없는데 그래도 simulation이 잘 돌아갑니다. HLS에서 메모리를 생성하는 과정이 따로 없어도 상관없나요? 두번째로는, verilog 코드를 fpga에 올리려고 할때, (* ram_style = "block" *)reg [DWIDTH-1:0] ram[0:MEM_SIZE-1]; 이 문구가 있으면 자동으로 fpga의 BRAM과 verilog 코드가 연결되어서 BRAM이 사용되는건가요? 아니라면 fpga의 메모리와 연결 가능한 방법은 fpga 강의에 나오나요?(아직 듣지는 않았지만, 구매해놓은 상태라서요..ㅎㅎ) 두가지가 궁금해서 문의 남깁니다. 감사합니다 :)
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설치 관련 질문 드립니다.
안녕하세요, 설치 관련 문의 드립니다. 질문란이 있는지 모르고 메일을 또 따로 드렸는데 죄송합니다. explorer.exe . 을 입력하면 맛비님 강의 창과 다른 창이 뜹니다. 구글링으로 찾아본 결과 자세히는 모르지만 리눅스와 윈도우가 네트워크로 연결되어 있지 않은게 문제인거 같은데,, 해결방안이 있을까요? 양질의 강의 감사드립니다.
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d_ff_test.v에 관한 질문입니다.
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요 맛비님. 강의 잘 듣고 있는 학생인데 질문이 생겨 글을 남기게 되었습니다. module d_ff_test( input clk , input sync_reset , input async_reset , input async_reset_n , input i_value , output o_value_sync_reset , output o_value_async_reset , output o_value_async_reset_n , output o_value_mixed_reset , output o_value_no_reset ); D Flip-flop과 reset 실습에서 이렇게 output을 정의하고 또 reg인 r_ff_sync_reset, 등등을 사용합니다. 제가 이해하기로는 always 구문을 사용하려면 reg가 필요하고 wire로 정의된 output에 연결하기 위해 assign구문을 사용한 것 같습니다. 그렇다면 제가 의문이 생기는 부분은 새로운 r_ff_sync_reset을 생성하는 대신 output인 o_value_sync_reset을 reg로 선언하여 always 구문을 사용하고 assign과정을 없애면 되는게 아닌가? 하는 질문이 생겨서 여쭤보게 되었습니다. DUT의 output은 wire나 reg 둘다 사용해도 상관없다고 알고 있어서요. 혹시 제가 알고 있는 부분 중 틀린 부분이 있다면 알려주시면 감사하겠습니다 :)