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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
FIFO 설계 관련해서 질문이 있습니다.
안녕하세요.FIFO 설계쪽 실습 파트를 보면서 간단하게 질문이 있습니다.FIFO 내부 데이터를 0 으로 만들어주는 reset 이 필요할까요?생각해보면 Write 가 수행되지 않는 부분은 Read 가 수행이 되지 않아야 정상적인 FIFO 동작인데 굳이 Reset 이 필요할까 생각이 들어서요구글링을 해보면 리셋을 사용한 코드들도 있고 사용하지 않은 코드들도 있어서상황에 따라 Reset 이 존재하지 않는 FIFO 와 Reset 이 존재하는 FIFO 를 나누는 것인지, 그렇다면 해당 상황은 어떠한 상황인지 궁금합니다!(개인적으로는 FIFO 도 결국 F/F 들로 이루어지기 때문에 Reset 이 없는 F/F 을 사용하는 편이 Area 측면이나... Reset pin 의 load 측면이나... 더 이득이지 않을까 하는 생각이 들어서요!)
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
z7-20DDR DQS to CLK delay
hello world 강의 수강 질의입니다.[PSU-1] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_0 has negative value -0.050 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-2] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_1 has negative value -0.044 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-3] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_2 has negative value -0.035 . PS DDR interfaces might fail when entering negative DQS skew values. [PSU-4] Parameter : PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY_3 has negative value -0.100 . PS DDR interfaces might fail when entering negative DQS skew values. xilinx community에서는 dsq to cloack delay를 0ns로 바꾸라고 하는데 바꿔도 같은 메세지가 뜨면서 generate bitstream도 안되고 systhesis도 안되네요이게 vivado가 업데이트 되면서 negative value를 비허용하게 되면서 발생하는 문제라는데 잘 모르겠네요
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
14장 질문
안녕하세요 맛비님 강의 수강중 궁금한점이 생겨 질문드립니다제가 알기로 2진수 곱셈은 add->shift->add->shift-> ... 이런식으로 진행되서 연산의 속도가 느리다고 알고있었는데요 (나눗셈도 마찬가지)제가 전공시간에 cpu같은걸 설계할때는 위의 방식대로 add랑 shift를 번갈아가면서 곱셈을 구현했던 기억이 납니다그래서 power 8 결과가 입력을 넣은 후 한참 뒤에 나올거라고 생각했는데요강의에서 구현된 곱셈 회로는 곱셈의 연산시간?? 이 없는것같습니다 (3 cycle 딜레이는 D FF땜에 생긴것같구요)verilog에서 * operator를 사용하면 곱셈 전용 조합회로가 합성되는건가요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
ILA 를 이용한 waveform 분석 질문
안녕하세요 13장 강의 내용에서 ILA를 이용하여 waveform 을 보는 과정에서 질문이 생겼습니다.위 사진은 vitis 를 이용하여 run mode 로 write를 한 후에 seed값을 넣은 후 모습입니다. AWVALID랑 AWREADY 동시에 trigger가 되면서 0x0C 즉 4번째 register에 임의의 값이 write되는걸로 이해하고 있습니다. 하지만 0x0C register를 통해서 bram이 write 되는 중간 중간에 AWADDR값이 0x0C의 다음 register인 0x10으로 잠시 바뀌는 이유는 무엇인가요? 비록 이때 WVALID랑 WREADY가 handshake가 일어나지 않기 때문에 5번째 register에 값이 저장되는것은 아니겠지만 굳이 이렇게 바뀌는 이유가 궁금합니다.
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미해결Verilog FPGA Program 1 (Arty A7-35T)
자사 개발보드 관련
안녕하세요, arty A7 보드가 너무 비싸 다른 보드로 공부하고 있는데요, 기존 FPGA 강의를 자사 보드를 이용해서 수강해도 상관없을까요??
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
구현한 코드가 맞는지 확인하는 방법
안녕하세요 맛비님!질문이 있습니다! 만약, 제가 구현하고 싶은 기능이 있는데...베릴로그 코드로 구현을 해서 이 코드가 맞는지 검증하고 싶다면?어떻게 확인해야 하는 건가요?검증을 위해 사용하는 언어 system verilog... 이런 거 말고.. 해당 기능을 위해 구현한 베릴로그 코드가 맞는지 확인하려면, 그냥 waveform을 보면 되나요?..파이썬 같은 언어로 예를 들면, 코드를 실행 시켰을 때 에러가 나면 그 코드가 틀렸다고 확인할 수 있는데베릴로그에서는 어떻게 확인하는지가 궁금합니다!답변 주시면 감사하겠습니다!
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
FSM 관련 질문
맛비님 안녕하세요! FSM에 대해서 질문이 있습니다. 강의에서는 3개의 state를 가진 core를 control하는 FSM을 예시로 설명해주셨는데, 여기서 말하는 core가 뭔지 궁금합니다. 또한 기능에 따라서 state가 여러개로 늘어날 수 있나요?! 몇 개까지 가능한가요?!NPU의 control unit에 들어가는 FSM은 보통 내부에서 몇번의 연산이 수행되는지 궁금합니다! 답변 주시면 정말 감사하겠습니다! 늘 좋은 강의 감사합니다!
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미해결Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)
ui_clk값을 낮출수 있을까요?
강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4 interface로 연결하였는데요, memory controller의 ui_clk출력을 40.6MHz로 낮춰서 AXI통신도 40.6MHZ로 낮춰 통신하고자 합니다.memory controller의 ui_clk출력을 40.6MHz로 낮출수 있을까요?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[링크 문의]Verilog HDL 문법 재밌게 공부할 수 있는 사이트 공유합니다!!
공지사항에 'Verilog HDL 문법 재밌게 공부할 수 있는 사이트 공유합니다!!' 제목으로 올려주신 글에서 해당 링크가 열리지 않는데 링크를 다시한번 공유해주실 수 있을까요? 감사합니다.
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
컴퓨터 사양에 따른 Vivado 설치 제한 질문
안녕하세요 강사님!지금 제가 사용하고 있는 Desktop 사양이고 강사님과 다른 프로세서를 사용해서 그런가 winsows 기능 켜기/끄기 부분에 Hyper-V가 없어서요.설치에 제한사항이 없는걸로 알고 있는데.. 진행을 하다보면 99%에서 갑자기 튕기는 현상이 발생하는것 같아서요단순 프로세서 문제인지 궁금해서 질문 남깁니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
HW 가속기 설계 강의를 위한 FPGA 보드 사용
안녕하세요!완강 후 다음 강의인 FPGA 들을려고 합니다제가 FPGA Cora Z7를 가지고 있는데 이 보드로 HW 가속기 설계 강의 들을 수 있을까요??https://digilent.com/reference/programmable-logic/cora-z7/start
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vivado 설치시 root 계정이 아닌 상태에서 설치함
안녕하세요!설치하는 과정에서 root 계정이 아닌 사용자 계정 상태에서 설치를 계속 해왔었는데 상관없을까요??만약 문제가 있으면 다시 root 계정으로 처음부터 설치 해야할까요??
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
FPGA 보드 관련문의
AI CNN 하드웨어 가속기 FPGA 관련 문의드립니다.강의에서 사용하는 보드 말고, ZedBoard를 사용하여 실습하고 있습니다.ZedBoard는 JTAG 핀 꼽는 곳이 따로 있는데 JTAG USB Blaster 구매하여 usb로 연결해주어야 할까요?micro usb 사용하면 장치 인식을 못하고, 아래와 같은 메세지가 뜹니다.이렇게 JTAG 핀을 꼽는 부분이 따로 있습니다.위와 같이 JTAG에 핀 연결해서 구성해야할까요?레퍼런스 찾아보아도 간략하게만 설명되어 있어서, 문의드립니다. 답변 부탁드립니다. 감사합니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
clock 설정
안녕하세요. 항상 수업 잘 듣고 있습니다.5장에서 나온 클럭을 zynq processing system을 통해 설정한 뒤 vitis에서 FPGA를 프로그래밍 하는 과정은 이해했습니다.그런데 vitis를 사용하지 않고 vivado에서 hardware manager를 통해 프로그래밍을 해보려고 schematic 탭에서 I/O 포트들을 연결 하여 constraints 파일을 만들어 보았습니다. 이 과정에서 클럭을 핀 넘버에 연결은 시켰는데 여기서 클럭의 속도를 어떻게 설정하는지 모르겠습니다... vitis를 사용하지 않고 이런 방식으로 하면 클럭의 속도를 임의로 설정할 수 없는 것인지 궁금합니다.
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
VHDL 과 Verilog-HDL
VHDL 과 Verilog-HDL에 대해서 개인적으로 궁금해서 글을 남깁니다! HDL 이라는 Hardware Description Language 라는 것은 동일한데 VHDL에서 C언어 문법과 유사하게 개발된 것이 Verilog-HDL이라고 알고 있습니다.그리고 추세 또한 Verilog-HDL을 공부하는 것이 좋다고 말씀하십니다.이외에도 Verilog-HDL 을 쓰는 중요한 이유가 있는지에 대해서 궁금합니다. 또한 제가 학교에서 CMOD S7 보드를 활용해 FPGA기반의 프로젝트를 진행한 경험이 있습니다. 이때 윈도우에서 Xilinx Vivado 툴을 이용했는데 교수님께서 Verilog-HDL이라는 말은 들어본적이 없고 VHDL을 가르쳐주시고 이를 활용했습니다. (코드는 밑에 문장과 같습니다. 혹시나 VHDL이 아닐 수도 있기에 적겠습니다.) 또한, 기업에서 활용툴이라는 것을 보게되었는데 VHDL 이라고만 적혀있었습니다. 두서 없이 작성해서 죄송합니다. 궁금한 것들을 요약하자면Verilog-HDL 을 사용해야만, 공부해야만 하는 장점이 무엇인가요?기업에서 요구한 VHDL이 Verilog-HDL이랑 같다고 생각해도 되는가요? 이제 FPGA 시즌1 들으려고 하는데 강의 잘 듣고 있고 항상 감사드립니다! Verilog-HDL 인지 VHDL 인지 모르겠으나 제가 학교에서 VHDL이라고 배우고 사용했던 코드 일부 중 하나 보여드리겠습니다. D 플립플롭 코드 인 것 같습니다. VHDL이 맞는지 궁금하네용ㅎㅎㅎ library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity TEST10_D_FLIP_FLOP is port(CLOCK : in std_logic; DATA_INPUT : in std_logic; DATA_OUTPUT : out std_logic; NOT_DATA_OUTPUT : out std_logic); end TEST10_D_FLIP_FLOP; architecture Behavioral of TEST10_D_FLIP_FLOP is begin process(CLOCK) begin if rising_edge(CLOCK) then DATA_OUTPUT <= DATA_INPUT; NOT_DATA_OUTPUT <= not DATA_INPUT; end if; end process; end Behavioral; ------------------------------------------------------------------------------------------------------------------ LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY TB_TEST10_D_FLIP_FLOP IS END TB_TEST10_D_FLIP_FLOP; ARCHITECTURE behavior OF TB_TEST10_D_FLIP_FLOP IS COMPONENT TEST10_D_FLIP_FLOP PORT( CLOCK : IN std_logic; DATA_INPUT : IN std_logic; DATA_OUTPUT : OUT std_logic; NOT_DATA_OUTPUT : OUT std_logic ); END COMPONENT; signal CLOCK : std_logic := '0'; signal DATA_INPUT : std_logic := '0'; signal DATA_OUTPUT : std_logic; signal NOT_DATA_OUTPUT : std_logic; BEGIN uut: TEST10_D_FLIP_FLOP PORT MAP ( CLOCK => CLOCK, DATA_INPUT => DATA_INPUT, DATA_OUTPUT => DATA_OUTPUT, NOT_DATA_OUTPUT => NOT_DATA_OUTPUT ); CLOCK0: process begin CLOCK <= '0'; wait for 10 ns; CLOCK <= '1'; wait for 10 ns; end process; DATA_INPUT0: process begin DATA_INPUT <= '0'; wait for 20 ns; DATA_INPUT <= '1'; wait for 20 ns; end process; END;
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
노베이스 수강자 질문드립니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요HW는 아예 모르고 FPGA 가속기 설계를 좀 배워보려고 하는 SW 대학원생입니다.강의를 처음부터 듣고있는데 회로설계에 대한 배경지식이 없어서 그런지 5장의 reset 부분과 always posedge~ 부분의 코드가 이해가 잘 안가네요혹시 미리 선행되어야 할 과목이나 강의가 있을까요?1'b0같은 기존의 C에서랑 다른 문법적인 부분에서 혼동이 많이 오는데 베릴로그 관련 교재같은 것도 추천해주실 수 있을까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
모듈 io 전송시간
강의 잘 보고 있습니다. 감사합니다!!module 에서 input output bit width 값에 따른 전송시간에 대해 궁금합니다. 예를 들어서 input에 7bit의 bit width를 가진 전기적 신호를 0101010 이런식으로 보낸다면 최소 전압을 6번 바꾸면서 보내야하는데 이러면 1bit 보다 시간이 걸린다고 생각이 드는데요. DFF이 clock을 사용하는 이유가 시간을 동기화 시켜서 제어하기 편하게 하는 것이라 저는 이해했습니다. 그렇다면 input 과정에서도 dff의 클럭처럼 시간을 정해 놓고 보내는 건지 아니면 시간을 두고 연속적으로 보내는 것인지 궁금합니다.32bit나 1bit든 bit width에 상관없이 속도에 차이를 무시할 정도로 clock이 더 길어서 상관이 없는지 궁금합니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
20강
20강 BRAM 부분에서 1.123줄에 addr_cnt +1 한 이유가 뭔가요? 114, 115줄에 assign이 done이 되는 것을 표현할 때 num_cnt-1 == addr_cnt +1 (addr_cnt 0~99에서 99번째일때를 나타냄) 에서 둘의 값을 같게 해서 (값을 99로 ) 라고 생각헸습니다. 그런데 num_cnt-1부분에서 num_cnt 부분이 99번까지 주소를 접근할 수 있는 코드를 찾지 못했습니다. 106줄에서 i_num_cnt가 0~99까지 순차적으로 접근이 자동적으로 되는 것인지 궁금합니다 아니면 제가 코드에서 빼먹은 부분이 있는지 한번 확인해주시면 감사합니다.-> 다시 한번 찾아보니 always @(posedge)를 통해 반복되는 거 같다고 생각이 듭니다. 확인이 필요한데 맞나요? 간단한 문법인거 같은데 verilog hdl을 며칠전부터 시작하거라.. 하하.. 143줄 o_read 1cycle delay를 시켰다는 것을 어떻게 알 수 있나요?혹시 138 의 always @( posedge clk) 부분을 통해 알 수 있는 건가요? 만약 맞다면 always @ 를 안쓴다면 r_valid 신호가 유효한 값을 읽을 때 동시성으로 인해 동작을 못하는 것이라고 이해하면 되나요?=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
latch를 막은건가요?
HDL 19장 timing diagram에서 ENA = 0 즉 DISABLED 상태에서 DOUTA = 0000 인데 추측성이긴 한데 베릴로그 코드에서 초기화 상태로 코드를 썼다고 생각이 듭니다. 이 이유가 이전의 값들을 반영하지 않기 위해( latch)를 방지하기 위해 쓴 게 맞나요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
영상 강의 = , <=
zip 파일에 나온 code들은 <=로 되있는 경우가 있는데, 영상은 = 로 쓰셔서 언제 바뀐것이고 , 바뀐 이유가 무엇인지 궁금합니다. 추후에 강의에 나올 수도 있지만 질문드려요~ 제 예상은 non-block과 block으로 인한 차이라 생각은 드는데, 병렬적인 과정을 하기 위해서는 block = 이 아닌 non-block을 사용 한다고는 인터넷 서칭하면서 알게 되었습니다. 그러나 디테일한 설명이 필요해서 질문드립니다.=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================