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카테고리
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세부 분야
반도체
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해결 여부
미해결
read data의 1cycle delay에 대해 질문드립니다.
21.12.10 11:12 작성 조회수 872
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![최규현님의 프로필](https://cdn.inflearn.com/public/main/profile/default_profile.png?w=48)
최규현
2024.03.28
안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다! memory I/F input/output port 정의하는 부분에서 q0를 input으로 두셨는데 마지막 줄에 보니까 output port o_mem_data 에 input port q0를 할당하셨더라고요. 이렇게 해도 코드상 문제가 없을까요?
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설계독학맛비
지식공유자2021.12.10
안녕하세요 :)
r_valid 는 F/F 이구요. o_read 신호를 1 cycle delay 시키게 됩니다. (waveform 을 띄워서, o_read 와 r_valid 시그널을 보시면 좋을 것 같아요. 바로 이해 되실 겁니다.)
147, 148 line 을 보시면, memory 에서 나오는 출력 신호 q0 는 이미 1cycle delay 가 되어 있고, read data 가 유효한 Timing 의 Sync 를 맞춰주기 위해서, o_read 신호를 1 cycle delay 시켰어요.
즐공하세요 :)
답변 3