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카테고리
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세부 분야
반도체
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해결 여부
미해결
timescale 유무
21.06.21 16:13 작성 조회수 141
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testbench 가 아닌 DUT에서 어떤 조건일 때 timescale 문을 선언하는지 궁금합니다!
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
[HDL 17장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습응용편)
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설계독학맛비
지식공유자2021.06.21
안녕하세요 :)
timescale 은 simulation 시, 사용하는 단위 및 시간해상도를 기술 하는 것을 의미합니다.
조건이라.. 조건..? 기본적으로 모든 DUT 파일에 적는 것을 원칙으로 하시면 편합니다. (대신 통일된 timescale 사용)
편하다는 표현을 사용한 이유는 timescale 을 DUT 에 기술하지 않아도, Simulation 은 돕니다. 하지만, 현업가시면 많은 .v 파일이 존재하구요. 여기서 통일되지 않은 timescale 을 사용한다면? 문제가 될 소지가 있습니다. (어느 장단에 맞춰야하지?)
다음 링크가 이해에 도움이 될 것 같아요.
https://blog.daum.net/trts1004/12109108
하지만 위 링크에서 헷갈리지 말아주셨으면 하는 부분은
timescale 이 얼마이건, 모듈에서 생성되는 HW 에는 아무런 영향이 없다 입니다.
그럼 즐공하세요 :)
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