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Basic SystemVerilog Testbench（回路設計検証）

SystemVerilog（システムベリログ）の基本文法とSystemVerilogのクラス（Class）を使用したテストベンチ（Testbench）設計技法を習得することができます。 また現場で使用されるEDA ToolであるSynopsys社のVCSを活用してハードウェア回路設計検証の全体基礎サイクルを経験し学ぶことができます。 関連検索語 システムベリログ、システムベリログ、SystemVerilog、ベリログ、ベリログ、Verilog、SOC、回路設計、回路検証、検証、Verification、チップ設計、チップ検証、Samsung電子、SK Hynix、新入教育、社内教育、Synopsys、VCS、半導体、就職、経歴、ファブレス

8名 が受講中です。

  • metaencorehr
검증
sv
회로설계
회로검증
시스템베릴로그
Verilog HDL
system-verilog
verification
system-verilog-dpi

こんなことが学べます

  • SystemVerilog（システムベリログ）の回路検証関連文法

  • SVのClassを使用したTestbench設計方法

  • SystemVerilog TBのSimulation方法および検証Flow（VCS使用法）

最近の半導体チップの成功は
検証が決定します。

チップの成功率がわずか20%という事実、ご存知ですか？

AI、自動運転、データセンターなど新しいアプリケーションが次々と登場し、チップの複雑度は爆発的に増加しています。その結果、チップを設計・製造しても初回成功率は20%以下に過ぎません。

主な原因は機能不良で、そのためプロジェクトの60%以上が検証段階に費やされています。

silicon_success
spent_in_verification
이제 반도체 프로젝트에서 검증은 선택이 아닌 필수입니다.
verificationskill

Testbench、Functional Coverage、Assertion、UVM…
一見学ぶべきことが多いように見えますが、
検証の核となる軸のほとんどはSystemVerilog上で実装されます。


実際に業界実務の検証環境の70%以上が
SystemVerilogベースで動いています。

🎯SystemVerilogとは？

Verilogの上に生まれた次世代検証言語として、単純な設計を超えてテストベンチ、Assertion、Coverageを通じてチップが仕様通りに正しく動作することを保証します。最近複雑化したチップ設計環境で最も注目される言語であり、検証エンジニアには必須知識として位置づけられています。

SystemVerilogを学ぶべき理由

✅半導体業界の共通言語
世界のすべての主要チッププロジェクトにおいて、SystemVerilogは事実上の標準言語として定着しています。

✅設計と検証を同時に掴む武器
大企業は協業効率のため、中小・海外企業はマルチロール人材確保のため、設計+検証融合能力を求めています。

✅検証チームとの円滑な協業
設計者であってもTestbench・CoverageのようなSystemVerilogの概念を知っておく必要があります。

✅AIチップ時代のサバイバルスキル
チップが複雑になるほど検証の比重と重要度はより大きくなっており、SystemVerilogはこの流れの中心にあります。


単純な文法講義ではありません。

SynopsysとDUTで実装された
現場検証チームのワークフローをそのまま収録しました。


学習内容

1

SystemVerilog Testbench構造

Verification FlowとGoal、テストベンチアーキテクチャ、Stimulus生成、Self-checking構造を習得し、実際の検証環境を設計できる基礎力を身につけます。

2

SystemVerilog言語の基礎

Data Type、Array、Interface、DPIなどの基本文法を学び、実習を通してSystemVerilogコード作成に自信をつけます。

3

SystemVerilogクラス

カプセル化、継承、ランダム化、ConstraintなどのOOP概念を適用して、複雑な検証環境も体系的に設計することができます。

4

並行性とコミュニケーション

Thread、Event/Semaphore/Mailboxを活用して並列動作と通信を制御する実務型技法を習得します。

5

機能カバレッジ

Covergroup、Coverage Bins、Cross Coverageで仕様適合性を確認し、プロジェクト品質を保証する核心的な能力を確保します。

受講前の注意事項

  • Digital Logic Designに関する基礎知識

  • Verilog HDLによるDesignに関する理解（現在はSystemVerilogでDesignしている）

  • Linux環境でshellコマンドを使用したり、shellスクリプトを作成する方法

  • system-verilog-dpiのためのC/C++言語に対する理解

  • しかし、講義を受講しながら上記のことを並行して行っても構いません。

参考資料はありますか？

Accellera Website - https://www.accellera.org/

  • 検証に関するStandard化作業を行う団体として、多くの新しい技術や資料を見ることができます

DVCon Proceedings Archive - https://dvcon-proceedings.org/

  • Design Verification Conference は世界各地で毎年開催され、検証関連のtutorialやpaperを見ることができます

Doulos Site - https://www.doulos.com/

  • 世界的なTechnical Engineering Trainingを提供するところです。検証関連の資料もたくさん見ることができますし、アカウントを登録しておけば無料セミナーも定期的に継続して開催されています。

  • EDAPlaygroundを運営しているところでもあります。

WikiDocs UVM TB - https://wikidocs.net/book/8302

  • SystemVerilog TestbenchとUVM Testbenchをまとめたウィキドックスです。本講義の講師が作成しました。

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 検証エンジニアとしてのスタートを夢見ている方々

  • Verilog TestbenchからSV TBへのskill upを希望される方々

前提知識、
必要でしょうか？

  • Linux環境でのcommand処理およびscripting

  • Verilogを使用したdesign and verification経験

こんにちは
です。

AI(Artificial Intelligence)와 IoT(Internet of Things) 등 주문형 chip(ASIC, application-specific integrated circuit)에 대한 시장의 요구는 늘어나고 있고, 실제로 많은 chip들이 설계되고 있으나, 실질적인 삶의 변화로까지 이어지지는 경우는 드뭅니다.

많은 ASIC 설계들이 기능적으로 오류가 있거나, 계획하였던 성능 조건을 만족시키지 못하기 때문입니다. 좋은 반도체를 만들어서 우리의 삶을 좀 더 윤택하게 하려면, 규모가 커지고 복잡해진 설계를 다룰 수 있는 고도화된 기능 및 성능 검증을 제공하기 위한 서비스가 필요합니다. 메타앙코르는 그러한 서비스를 제공함으로써 사람을 이롭게 하는 반도체가 많아지는 것을 목표로 하는 회사입니다.

カリキュラム

全体

47件 ∙ (10時間 3分)

講座資料（こうぎしりょう）:

授業資料
講座掲載日: 
最終更新日: 

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