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レビュー 1 件

平均評価 5.0

30% 受講後に作成

SystemVerilogを詳細に学ぶことができて本当に良かったです。簡単で詳しい講義を探していたのですが見つからず、この講義に出会いました。目次で大体の内容を把握でき、序盤にどのような話をするのか主題について説明してくださったので理解するのに役立ちました。 また該当コードを実行できる環境を紹介してくださったので、作成したtestbenchを実行することができました。これにより結果物を知ることができてより実感できました。 さらにDUTについてDesignに関する説明も詳しくあったので、検証業務がどのようなことを検証するものなのか把握できました。 まだ講義を少し聞いただけですが、現在まで本当に満足しています。

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metaencorehr
インストラクター

ysw941121さん、 受講レビューありがとうございます。 お仕事のお役に立てれば幸いです。

Basic SystemVerilog Testbench(回路設計検証) のサムネイル
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