Basic Design Synthesis Training (デジタル回路設計実装)

合成 (Synthesis)

合成とは？

• VerilogのようなHDLで記述されたRegister Transfer LevelのDesignをGate Levelに変換

• 変換過程でSynopsys Design Constraintという制約事項に合わせてDesignを最適化

• 最終的にFoundryで提供されるStandard cellにMapping

  
  

デジタル回路設計実装の始まり、合成を学ぶ。

デジタル回路設計実装段階の始まり、正しく理解してこそチップが完成します。

合成は抽象的な段階と物理的な段階を繋ぐ最初の関門です。
結局、合成を理解することは全体的な回路設計過程を理解することです。
現場では合成およびタイミング検証経験のある新入社員を好みます。
しかし関連ツールは高価でアクセシビリティが低く、学校や独学では勉強しにくい領域です。
この講義では現場で使用するDesign Compilerベースの合成過程を段階別に経験でき、
合成だけでなく回路実装職務で使用する多くの概念を説明します。

合成講義で扱うもの

• セクション1. 合成に必要なDigital Logic Circuit基礎内容

  • デジタルシステム

  • Timingの概念

• セクション2. Digital Chip Design Flowに対する具体的な理解

  • SoC / ASIC

  • Physical Implementation (Front-End) / Physical Design (Back-End) Flow

• セクション3. 実務で最も多く使用される合成toolであるSynopsys Design Compilerを利用した合成理解

  • デザインセットアップ

  • Synopsys Design Constraints (SDC)

  • Synthesis Techniques

  • タイミング分析

    
    

合成講義を通じて得るもの

• 合成に必要な準備過程

• Design最適化のためのSDC command理解

• Timingの概念と分析

• Compileプロセスにおける様々なTechnique

• 実務で使用される用語の理解

準備事項

• Digital Designを「実体」があるGateにMappingする過程であるため、以下の前提知識が必要

  • デジタル論理回路

  • CMOS動作原理

  • Verilog言語に関する基礎知識

• Linux環境

  • 講義内容のための必須事項ではありませんが、実務ではすべてLinux環境を使用します。

• EDAツールと連携するためのTCL

  • 同様に必須事項ではありませんが、隙間時間に勉強するのが良いでしょう。

    
    

講義に関連する学習内容参考サイト

• VLSIおよびDigital Chip Design Flowの全般的な内容を紹介するBlog

  • https://blog.vlsi.kr

• PI / PD分野で最も多く使用されるScript言語であるTCL

  • https://tcltk.co.kr