안녕하세요 삼코치님 다름이 아니라 DAC Headphone CS43L22 PowerBudget 선정할때 Power COnsuption표에서는 전압이 1.8V 2.5V 두개로 나뉘어 있는데 뒤에 블록 다이어그램에서는 3.3V 전원에 인가가 되어 있는데 전압이 달라지면 전류도 달라지게 될거 같은데 2.5 에서 3.3으로 증가시킨다 하더라도 그냥 10mA이하라고 예측하시고 한거라고 생각해도될까요?
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
안녕하세요, 강의 잘 수강 중에 있습니다. L2_P12_priority_data_controller 코드 리뷰와 질문 몇가지만 받아주시면 감사합니다. `timescale 1ns / 1ps module priority_data_controller ( // input stream input logic clk, input logic reset, input logic [31:0] stream_a, input logic [31:0] stream_b, input logic [31:0] stream_c, input logic valid_a, input logic valid_b, input logic valid_c, // Output stream output logic [31:0] output_data, output logic valid ); localparam P_ABC = 2'b00; localparam P_BCA = 2'b01; localparam P_CAB = 2'b10; logic [1:0] state, n_state; // 1. Combi logic & Output logic always_comb begin case(state) P_ABC : begin if(valid_a) begin output_data = stream_a; valid = 1'b1; n_state = P_BCA; end else if(valid_b) begin output_data = stream_b; valid = 1'b1; n_state = P_CAB; end else if(valid_c) begin output_data = stream_c; valid = 1'b1; n_state = P_ABC; end else begin output_data = 32'b0; valid = 1'b0; n_state = P_ABC; end end P_BCA : begin if(valid_b) begin output_data = stream_b; valid = 1'b1; n_state = P_CAB; end else if(valid_c) begin output_data = stream_c; valid = 1'b1; n_state = P_ABC; end else if(valid_a) begin output_data = stream_a; valid = 1'b1; n_state = P_BCA; end else begin output_data = 32'b0; valid = 1'b0; n_state = P_BCA; end end P_CAB : begin if(valid_c) begin output_data = stream_c; valid = 1'b1; n_state = P_ABC; end else if(valid_a) begin output_data = stream_a; valid = 1'b1; n_state = P_BCA; end else if(valid_b) begin output_data = stream_b; valid = 1'b1; n_state = P_CAB; end else begin output_data = 32'b0; valid = 1'b0; n_state = P_CAB; end end default : begin output_data = 32'b0; valid = 1'b0; n_state = P_ABC; end endcase end // 2. Seq logic always_ff @(posedge clk or posedge reset) begin if(reset) begin state <= P_ABC; end else begin state <= n_state; end end endmodule Q1) 위처럼 FSM 방식으로 작성해도 문제없는지 궁금합니다. Q2) 이건 좀 추상적인 질문인데, 저 같은 경우는 위처럼 간단한 로직이라도 FSM을 사용해 combinational logic/sequential logic/output logic 이 세가지로 분리해서 작성하는게 편한 것 같습니다. 그런데 실무에서 rtl을 보면 모든 ip가 FSM으로만 설계되지는 않는 것 같고, 사용된다하더라도 윗 처럼 FSM logic을 세 부분으로 분리해서 작성하지는 더더욱 않더라구요. 학부 때는 FSM으로 로직을 짜는 것이 많은 장점이 있다고 배운 것 같은데, logic의 복잡도와 무관하게 위와 같은 코딩스타일을 고집하는게 좋지 않은 습관인지 궁금합니다. 또한, logic을 설계함에 있어 FSM을 사용할지 말지에 대한 기준이 궁금합니다.
업캐스팅(부모 형태, 자식 생성자) 12:21 public class MainClass { public static void main(String[] args) { A b = new B(); b.paint(); b.draw(); } } class A { public A() { System.out.println("Constructor of A"); } public void paint() { System.out.print("A"); draw(); } public void draw() { System.out.print("B"); draw(); } } class B extends A { public B() { super.paint(); } public void paint() { System.out.print("C"); } public void draw() { System.out.print("D"); } } 메인 구문에서 A b - new B();를 따라가면 super.paint();으로 명시적으로 부모 생성자를 호출하는건데 왜 부모 기본생성자가 먼저 나오나요?
미션 5 를 수행하면서 궁금한 점이 있어 질문드립니다. 미션 5 과제를 수행하기 위해 터미널에서 my-profile-site 폴더를 생성하였고 해당 폴더에서 claude 를 실행하여 과제를 수행하였는데요. 이후 커서에서 과제를 이어가기 위해, 직접 커서 어플리케이션을 실행하여 생성한 폴더에서 claude를 재실행하였는데요. 혹시 터미널에서 커서 ai 도구를 바로 오픈하도록 할 수 있나요? 영상에서 설명을 주셨던 것 같은데 찾기가 어려워 질문드립니다.
AI 시스템 디자인 실습 6주 챌린지: AI 에이전트로 백엔드 설계 실습 + 기술 면접 대비
안녕하세요. 미션 제출 방식 건의 드립니다. 마감기한을 정해두지 않고 받을 수 있게 해주심은 어떠신지 여쭙니다. 왜냐하면, 지금 회사 야근으로... 과제를 못 하고 있습니다. 주말에 몰아서 할 수 있는데, 그때되면 여러 과제가 이미 마감되어 제출할 수 없게 됩니다. 아니라면 제출 가능한 기간에 이전에 했던 과제도 겹겹이 쌓아서 제출하도록 하겠습니다.
학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! 질문과 관련된 영상 위치를 알려주면 더 빠르게 답변할 수 있어요 먼저 유사한 질문이 있었는지 검색해보세요 안녕하세요. 강의 너무 잘 듣고있습니다 ! 이진분류 평가 지표를 공부하다가 궁금한 점이 생겼습니다. 일반적으로 1을 양성으로 보고 다음과 같이 평가하는 것으로 알고 있습니다. f1_score(y_val, pred) roc_auc_score(y_val, pred[:, 1]) 만약 0을 양성으로 평가해야 한다면 다음처럼 작성하면 될까요? f1_score(y_val, pred, pos_label=0) roc_auc_score( (y_val == 0).astype(int), pred[:, 0] ) f1_score 는 pos_label=0 을 지정하고, roc_auc_score 는 pred[:, 0] 처럼 0일 확률을 사용하면 되는지 궁금합니다. 추가로 빅데이터분석기사 실기에서 실제로 0을 양성 클래스로 평가하는 문제가 출제된 적이 있는지도 궁금합니다. 감사합니다.
안녕하세요, 강사님 강의 잘 듣고있습니다. 들으면서 궁금한 점이 한가지 있는데요, Redis 연산의 경우 이것도 I/O 작업일텐데 트랜잭션 내부에서 사용해도 되는것인지 궁금합니다. (ex HTTP Client 와 같이 I/O 작업의 경우에는 트랜잭션 내부에서 호출하는걸 지양하는것처럼..)
모의고사 자료 해설이 너무 불친절해서 해설을 봐도 이해가 안되는 부분이 많고, 그 부분들은 전부 다 AI한테 하나하나 물어가면서 풀고 있네요. 예를들어 모의고사 1세트 5번 문제를 풀때 저의 경우 Stringbuilder, .toString이 이해가 안돼서 풀지도 못하고 해설을 봤는데 해설에는 이 부분에 대한 설명이 아예 없네요. 자바 강의에서 이 부분을 다루셨는지 잘 모르겠지만 해설을 보면 문제 내용을 전부(혹은 대부분)를 알고 있어야 이해되는 해설인것 같습니다. 약간 실수해서 답을 틀리게 적은 사람들을 위한 해설 같다고 해야할까요? 혹시 모의고사 강의 만들어주실 계획이나 해설 업데이트 계획 없으신가요?
상송과 생성자 호출순서 10:23 public class Main { public static void main(String[] args) { ElectricCar tesla = new ElectricCar("Tesla", 2021, 75); } } 위 코드에서 출력 값이 아래와 같이 출력되는 것은 이해했습니다. Car(Tesla, 2021) ECar(75) 만약 메인 구문이 아래와 같이 객체가 2개 적혀있다면 출력 값을 어떻게 되나요? public class Main { public static void main(String[] args) { ElectricCar tesla = new ElectricCar("Tesla", 2021, 75); ElectricCar toyota = new ElectricCar("toyota", 2023, 80); } }
이 강의를 통해 내가 얻고 싶은 것 3가지 전체 프로세스를 다루는 이 강의를 통해 3년차 분석가로서 내가 아는 것을 점검하고 싶다. 또한 모르는 것, 놓치고 있는 것들을 확인하고 싶다. PM을 타켓팅하는 강의인 만큼 그들의 입장과 관점도 자연스럽게 녹아들어 있을 거라고 생각한다. 이를 배워서 나도 협업 부서 사람들과 데이터 기반 커뮤니케이션을 개선하고 싶다. 그걸 위해 내가 할 노력 강의를 보면서 지속적으로 나는 어떻게 하고 있는지, 어떻게 다른지, 어떤 것을 취할 수 있는지 생각할 것이다. 생각만으로는 금방 휘발되기 쉬울 거라 각 섹션별로 배운 것을 블로그 등에 정리하여 올릴 것이다. 매주 2시간 이상 강의 시청 및 블로그 정리에 시간을 들여 12월 말까지 강의 시청을 완료할 것이다. 수강한 후 나는 어떤 모습이고 싶은지 전체 프로세스가 머리에 그려지고, 어떤 포인트들을 기반으로 소통해야 하는지 알고 있는 데이터분석가가 되고 싶다. 더 나아가서는 유의미한 인사이트를 도출하고, 적절히 설명하고 설득할 수 있는 데이터 분석가가 되고 싶다. 블로그에 정리하면 블로그 링크도 남겨보겠습니다. 감사합니다 :)