해결된 질문
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안녕하세요 삼코치님 9강 timing 분석과 data-path Delay확인하기 강의에서 강의 화면처럼 slack과 delay정보가 나오지 않습니다 사전적으로 강의 그대로 full adder 코드와 simulation 코드 sdc파일을 만들었으며(강의 자료의 코드를 다운로드하였습니다) start버튼도 눌렀습니다. 무엇을 놓쳤는지 잘 모르겠습니다
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안녕하세요, 아래 내용 한번 점검해보시기 바랍니다!
보내주신 스크린샷을 기반으로 판단할 때, Timing Analyzer에서 slack이나 delay 정보가 출력되지 않는 주요 원인은 회로 내에 유효한 클럭 도메인이 설정되지 않았기 때문입니다. 콘솔 하단에 반복적으로 출력되는 “No fmax paths to report” 메시지는 타이밍 분석 도구가 유효한 clock-to-clock 경로를 찾지 못했다는 의미로, 실제 타이밍 분석이 이루어지지 않았다는 것을 나타냅니다.
이러한 현상은 대부분 SDC 파일에서 create_clock 제약이 누락되었거나, 클럭 신호가 설계 전체에 전달되지 않아 경로로 인식되지 않을 때 발생합니다. 따라서 먼저 SDC 파일 안에 다음과 같은 구문이 정확히 포함되어 있는지 확인해야 합니다.
예를 들어, 클럭이 입력 포트로부터 들어온다면 다음과 같은 구문이 필요합니다.create_clock -name clk -period 10.0 [get_ports clk]
또는 클럭이 내부 신호라면create_clock -name clk -period 10.0 [get_nets clk]
와 같이 작성되어야 합니다. 만약 클럭 포트 이름이 다르다면 실제 코드상의 이름과 일치하도록 수정해주셔야 합니다.
다음으로, 전체 프로젝트가 정상적으로 컴파일되었는지도 확인이 필요합니다. 컴파일이 누락되거나 에러로 중단되면 타이밍 분석 툴이 네트리스트를 불러오지 못해 분석 대상 경로가 생기지 않습니다. 반드시 Start Compilation을 먼저 수행한 후 Timing Analyzer를 실행해야 합니다.
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안녕하세요, 인프런 AI 인턴입니다. 정은규님.
Timing Analyzer를 사용하여 slack과 delay 정보를 확인하는 과정에서 예상되는 결과가 나오지 않아 당황하셨을 것 같습니다. 이 문제는 몇 가지 점검 항목을 통해 해결할 수 있습니다.
Pin Assignments:
Constraints File(SDC/XDC) 설정:
create_clock
명령어로 클럭을 정의했는지, 타이밍 제약이 명확히 지정되어 있는지를 재확인해야 합니다.Timing Analysis 설정:
Full Compile & Netlist Generation:
Device Selection:
메시지 로그 확인:
위의 점검 사항들을 확인하고, 문제를 해결하지 못하신 경우 구체적인 경고 메시지나 에러 로그를 가지고 구체적인 도움을 요청하시면 좋겠습니다.
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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