소개
이력 사항
現) 반도체 대기업 (CHIP 회로설계 4년차)
아날로그 IP / 디지털 시나리오 설계
A급 특허 출원
글로벌 외국 기업 엔지니어 기술 대응
前) 스타트업 인큐베이팅 업체 (MCU Firm-ware 설계)
前) 대기업 가전제품 업체 (All-in-one 정수기 생산 기술)
前) 중견기업 의료기기 업체 (CIS, DDI ASIC 설계)
CHIP 설계 취업/이직 충분히 도전할 수 있습니다.
저와 함께 CHIP 설계 취업/이직에 가까워지세요!
"반도체 아날로그/디지털 회로설계를 꿈꾸시나요?
대기업 S전자 현직자의 눈으로 기초부터 도와드립니다!"
반갑습니다! S전자에서 시스템반도체를 설계하고 있는 삼코치 입니다 :)
저는 스타트업에서부터 회로설계 직무에 도전하면서 많은 시행착오를 겪어왔습니다.
PCB 설계, F/W 설계, FPGA 설계, CHIP 설계를 구먹구구 식으로 경험했죠.
그런데 한 가지 아쉬움이 있었습니다.
'왜 회로설계 분야는 체계화된 실습 기회와 취업에 대한 정보가 적을까?'
반도체 공정, 프로그래밍 등의 분야는 콘텐츠가 많았지만, 회로설계는 정보가 적다보니 그저 '숨겨진 세상'이었습니다.
이 글을 읽는 회로설계 취준생분들 또한 저와 같은 답답한 심정을 느껴보셨을 겁니다.
그래서 현직자와 면담도 해보고, 교수님께 물어보고, IDEC 강의를 수강해보기도 하죠.
하지만 알들말듯 여전히 잘 모르는 경우가 대부분 입니다.
그.래.서! 제가 직접 취업까지 연결되는 체계화된 강의를 제작해 버렸습니다!
저는 [아날로그 회로-> 디지털 시스템 -> MCU 펌웨어 -> 드라이버 설계 -> 소프트웨어]를 모두 경험하면서,
'Top-down / Bottom-up'스킬을 통해 제품과 회로를 완벽히 설명해낼 수 있게 되었습니다.
그리고 인프런에서 실무적인 회로를 다루면서 '아날로그/디지털 회로'에 대해 저만의 직관적 해석 방법부터 Trade-off를 따지는 방법까지 모두 풀어드리려 합니다.
저와 함께 기초를 닦고, 실무 역량을 쌓아 자신만의 Chip 설계 Story를 만들어 가봅시다!
강의
전체 4로드맵
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수강평
- 회로설계 입문자를 위한 디지털, 아날로그 설계와 실무 Project
- 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
- 디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
- 제품부터 시작하는 인우의 반도체 CHIP 회로설계 이야기
게시글
질문&답변
SRAM 시뮬레이션 결과가 이상해서 질문드립니다.
네 안녕하세요, 답변 남겨드립니다.din dout을 wdata rdata으로 바꾸신듯 한데요, reg [WIDTH-1:0] din; wire [WIDTH-1:0] dout;TB를 보시면 stimulus를 위와 같은 신호로 주고있어서wdata rdata 신호에 입력이 안들어가고 있을 것 같네요!
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질문&답변
buffer에 관하여 질문드립니다.
1. 첫 번째 경우: ```verilog wire not_in; assign out = ~not_in; assign not_in = ~in; ``` 여기서 not_in은 in의 인버터를 통해 생성됩니다. 즉, not_in은 in의 반전된 값입니다. 그리고 out은 not_in의 반전된 값이므로, 최종적으로 out은 in의 값을 그대로 출력하게 됩니다. 이 경우, not_in은 인버터 역할을 하고 있으며, out은 in의 값을 출력하는 구조입니다.2. 두 번째 경우: ```verilog wire not_in; assign out = not_in; assign not_in = in; ``` 이 경우에는 not_in이 in의 값을 그대로 전달합니다. 따라서 out은 not_in의 값을 그대로 출력하게 되며, 이는 in의 값과 동일합니다. 이 경우에는 인버터가 없고, 단순히 버퍼 역할을 하는 것입니다.결론적으로, 첫 번째 경우는 인버터가 포함된 구조이고, 두 번째 경우는 버퍼 역할을 하는 구조입니다. 따라서 첫 번째 경우의 not_in은 인버터로 볼 수 있지만, 두 번째 경우의 not_in은 버퍼로 볼 수 있습니다. 그런데 실제로 인버터 2개를 취하면 이론적으로는 버퍼 역할을 한다고 생각이 들겠지만, 합성하는 툴에 따라서 그냥 원 신호 그대로 합성을 할 수도 있습니다.왜냐하면 논리적으로 결과값이 같이 때문에 가장 gate 수가 적은 쪽으로 합성하려고 할 것이기 때문입니다. 이와같이 기능 단위에서만 합성하게 되면 그렇지만나중에 타이밍적인 이슈 때문에 의도적으로 버퍼를 넣는 것이라면PI라는 직무에서 합성을 할 때 버퍼를 추가적으로 넣는 작업을 해서 타이밍 이슈를 해결하게 됩니다.
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질문&답변
강의 중 질문 있습니다!
네 안녕하세요, 답변 남겨드립니다XOR gate는 기호를 보시면 딱히 입력에 인버터를 취하지 않고 있기 때문에별도의 입력 인버터는 필요 없습니다.https://ko.wikipedia.org/wiki/XOR_%EA%B2%8C%EC%9D%B4%ED%8A%B8그래서 8개만 가지고서도 쉽게 구현이 가능한 gate가 됩니다.
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질문&답변
async fifo 질문있습니다!
네 안녕하세요, 답변 남겨드립니다.말씀하신것처럼 passing short 문제가 일어날 수 있고,이를 방지하기 위해 기본적으로 싱크로나이저를 적용하게 되는데 이는 말씀하신 것처럼 register의 형태로 구현됩니다.따라서 올바른 방식이며, 작성하신 코드도 기능적으로 정상동작 한다면타이밍적인 이슈가 없을 것으로 보입니다.
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질문&답변
QDR에 대한 질문
네 안녕하세요, 답변 남겨드립니다.DDR2와 GDDR5에서의 QDR(Quad Data Rate) 개념은 용어는 같지만, 적용 방식과 맥락에서 차이가 있습니다.DDR2의 QDRDDR(Double Data Rate) 메모리는 클럭의 상승 및 하강 엣지에서 데이터를 전송하여 데이터 전송 속도를 두 배로 증가시킵니다. DDR2는 이러한 DDR 기술을 기반으로 하여 성능을 향상시킨 것입니다. DDR2에서 QDR이라는 용어는 일반적으로 사용되지 않지만, DDR 기술의 발전으로 인해 데이터 전송 속도가 증가한 것은 사실입니다.GDDR5의 QDRGDDR5부터 적용된 QDR 기술은 시스템 클록(CK)과 데이터 클록(WCK)을 별도로 사용하여 데이터 전송 속도를 더욱 높이는 방식입니다. GDDR5는 시스템 클록의 두 배 속도로 데이터 클록을 설정하여, 클록 주기를 4배로 높이는 방식으로 작동합니다. 이로 인해 GDDR5는 데이터 전송 속도를 크게 향상시킬 수 있습니다. 결론적으로, DDR2에서의 QDR 개념은 DDR 기술의 발전을 의미하는 반면, GDDR5에서의 QDR은 시스템 클록과 데이터 클록을 별도로 사용하여 데이터 전송 속도를 극대화하는 구체적인 기술을 의미합니다. 따라서 두 기술은 같은 이름을 사용하지만, 실제로는 서로 다른 방식으로 작동하며, 각각의 메모리 기술의 특성과 요구 사항에 맞춰 설계되었습니다.
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