[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

[2주 합성 실습 챌린지 1기]

모집 일정: 2025-12-23 오전 9:00 ~ 2026-01-05 오후 5:00

강의 일정: 2026-01-06 오전 9:00 ~ 2026-01-19 오후 5:00

*강의 일정과 Design Compiler Tool 사용권 일정은 동일합니다.

합성 (Synthesis)

합성이란?

• Verilog와 같은 HDL로 작성된 Register Transfer Level의 Design을 Gate Level로 변환

• 변환 과정에서 Synopsys Design Constraint라는 제약사항에 맞추어 Design을 최적화

• 최종적으로 Foundry에서 제공되는 Standard cell로 Mapping

  
  

합성 경험의 중요성

설득력 있는 자기소개서 만들기

업계에서는 합성 및 타이밍 검증 경험이 있는 신입사원을 선호합니다.
그러나 합성을 경험하기 위해서는 많은 비용과 시간이 소요됩니다.
업계에서는 경험을 요구하지만, 오프라인 교육 과정 또한 경쟁률이 높습니다.
해당 강의는 실무에서 사용하는 환경을 그대로 구현하여 교육 환경을 제공합니다.
실무에서 가장 많이 사용하는 Synopsys사 Design Compiler를 사용합니다.
해당 강의를 통해 오프라인 교육 과정 선발과 취업 시장에서 경쟁력 있는 자기소개서를 만들 수 있게 됩니다.

국내 최초 합성 실습 온라인 강의

합성 실습 강의에서 다루는 것

• 섹션1. 실습 환경 준비

  
  

  • 5분 이내로 실습 환경을 갖출 수 있습니다.

• 섹션2. 실습 디자인 준비

  • 제공된 HDL code로 기술된 RTL Design을 Tool에 읽어 들이는 방법 실습

  • 읽어 들인 RTL Design을 Check하는 과정 실습

  • 각 Object에 접근하기 위한 방법 실습

• 섹션3. Synopsys Design Constraints 기술

  • 디지털 회로의 핵심인 Clock 선언 실습

  • Chip 외부 환경 Modeling 실습

  • 기본적인 타이밍 검증 변형 및 예외 사항 실습

• 섹션4.

  • Gate Level로의 Compile을 위한 준비 실습

  • Compile 진행 실습 및 비교

  • Compile 이 후 확인해야 하는 Report 실습

합성 실습 강의를 통해 얻는 것

• 실무에서 사용하는 환경과 가장 많이 사용하는 Design Compiler를 경험합니다.

• 자기소개서의 차별화를 가져가면서, 경쟁력을 갖출 수 있습니다.

  
  

준비사항

• 언어로 설계된 회로를 '실체'가 있는 Gate로 Mapping 하는 과정이기 때문에 아래의 선수 지식 필요

  • 디지털 논리 회로

  • CMOS 동작 원리

  • Verilog 언어에 대한 기초 지식

  • [인프런 강의] Basic Design Synthesis Training을 먼저 듣는 것을 추천합니다.
    https://inf.run/xc2V3

• Linux 환경

  • 실무에서는 Linux 환경을 사용합니다.

  • Window와는 달리 주로 명령어를 입력하여 컴퓨터와 소통하는 방식입니다.

  • Linux에서 사용하는 주요 명령어들을 알고 있으면 도움이 됩니다.

• EDA tool과 소통하기 위한 TCL

  • 인터프리터 방식의 언어이며, EDA tool은 대부분 TCL interface로 동작합니다.

    
    

  • 디지털 회로 설계 방향으로 취업하고자 한다면 틈틈이 공부하는 것이 좋습니다.

    
    

강의와 관련된 공부 내용 참고 사이트

• PI / PD 분야에서 가장 많이 사용하는 Script 언어인 TCL

  • https://tcltk.co.kr