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반도체

Basic UVM Testbench ( 회로 설계 검증 )

Name: Basic UVM Testbench ( 회로 설계 검증 )
Price: 264000 KRW

본 강좌를 통하여 UVM Class library에 대하여 이해하고, UVM 을 사용한 Testbench 설계 기법을 익히게 됩니다.

4명 이 수강하고 있어요.

난이도 초급

수강기한 6개월

MetaEncore

실습 중심

회로검증

디지털회로

uvm

system-verilog

Verilog HDL

실습 중심

회로검증

디지털회로

uvm

system-verilog

Verilog HDL

수강 후 이런걸 얻을 수 있어요

SystemVerilog Testbench 기본 개념
UVM 요소들의 이해 및 Testbench 작성 방법
UVM Simulation 기법 ( VCS 사용 )

UVM Testbench 설계의 핵심 원리를 명확하게 이해하게 됩니다.

UVM 클래스 라이브러리의 구조와 각 요소의 역할을 깊이 있게 파악하여, 복잡한 칩 설계 검증에 필수적인 UVM 기반 테스트벤치 설계 기법을 스스로 구축할 수 있게 됩니다.
Verilog HDL 이나 SystemVerilog TB 설계 경험이 있다면 UVM으로의 전환이 더욱 수월해집니다.

실무 중심의 UVM 테스트벤치 구축 능력을 갖춥니다.

UVM 컴포넌트, 트랜잭션, 시퀀스, Configuration 및 Factory 메커니즘, TLM 통신 등 UVM의 주요 개념을 실제 시연과 실습(Lab)을 통해 체득합니다. 이를 통해 RTL 설계부터 테이프아웃까지 이어지는 SOC 설계 흐름 전반에 대한 이해를 바탕으로, 실제 검증 환경에서 바로 적용 가능한 테스트벤치를 자신 있게 작성할 수 있습니다.

UVM 시뮬레이션 환경에서의 효율적인 검증을 수행합니다.

Synopsys VCS와 같은 산업 표준 시뮬레이터 환경에서 UVM 시뮬레이션 흐름을 익히고, 컴포넌트 페이징, 트랜잭션/시퀀스 활용, 모니터 및 스코어보드 구현, 기능 커버리지 작성 등 실질적인 검증 과정을 경험합니다. 이를 통해 검증 엔지니어로서 필요한 기술 스택을 체계적으로 쌓고, 프로젝트 성공률을 높이는 데 기여할 수 있습니다.

검증 엔지니어로서의 성장 발판을 마련합니다.

최신 반도체 설계 및 검증 트렌드를 이해하고, 기능 오류로 인한 재설계(re-spin)를 방지하는 UVM 검증의 중요성을 인지하게 됩니다. 본 과정을 통해 UVM 테스트벤치 작성 능력을 향상시켜, SOC/IP 설계 분야의 검증 전문가로 발돋움하거나 관련 직무 역량을 강화할 수 있습니다.

수강 전 참고 사항

실습 환경

운영체제: Linux (Ubuntu 등 권장)
시뮬레이터: Synopsys VCS (강의에서 사용)
PC 사양: 8GB RAM 이상, 50GB 이상의 디스크 공간 권장

선수 지식 및 유의사항

SystemVerilog 기본 문법 및 클래스 이해가 필요합니다.
객체 지향 프로그래밍 (OOP) 경험이 있으면 학습에 큰 도움이 됩니다.
Linux 명령어 환경에 익숙하면 좋습니다.
시뮬레이터 사용 경험이 있다면 더욱 효과적입니다.

학습 자료

강의에서 진행하는 Lab의 PDF 자료가 제공됩니다.
실습 예제 코드 및 UVM 라이브러리가 제공됩니다.
VCS 시뮬레이션 환경 설정 가이드가 포함됩니다.

이런 분들께
추천드려요

학습 대상은
누구일까요?

검증을 시작하시며 UVM을 사용해 보고 싶으신 분들
Verilog TB에서 SV, UVM TB로의 전환을 하시려는 분들

선수 지식,
필요할까요?

Linux 환경에서의 command 처리와 scripting
Verilog, SystemVerilog design, verification 경험
Object oriented programming 경험 - Plus

안녕하세요
입니다.

101

명

수강생

개

수강평

개

답변

5.0

점

강의 평점

개

강의

AI(Artificial Intelligence)와 IoT(Internet of Things) 등 주문형 chip(ASIC, application-specific integrated circuit)에 대한 시장의 요구는 늘어나고 있고, 실제로 많은 chip들이 설계되고 있으나, 실질적인 삶의 변화로까지 이어지지는 경우는 드뭅니다.

많은 ASIC 설계들이 기능적으로 오류가 있거나, 계획하였던 성능 조건을 만족시키지 못하기 때문입니다. 좋은 반도체를 만들어서 우리의 삶을 좀 더 윤택하게 하려면, 규모가 커지고 복잡해진 설계를 다룰 수 있는 고도화된 기능 및 성능 검증을 제공하기 위한 서비스가 필요합니다. 메타앙코르는 그러한 서비스를 제공함으로써 사람을 이롭게 하는 반도체가 많아지는 것을 목표로 하는 회사입니다.

커리큘럼

전체

45개 ∙ (9시간 34분)

해당 강의에서 제공:

수업자료

미션

섹션 1. 강의 개요 및 환경 설명

6개 ∙ (1시간 5분)

1. 강의 개요
13:00
2. 사용 DUT 의 설명
07:53
3. Verilog TB 와 SystemVerilog TB
12:00
4. UVM 개요
17:14
5. UVM Simulation 환경 설명
15:03
[SIM 가이드] 회사메일 또는 학교메일 있으신 분들

섹션 2. SystemVerilog OOP 돌아보기

4개 ∙ (49분)

6. Class 와 Inheritance
12:10
7. Class 와 Polymorphism
13:41
8. Interfaces
09:24
9. Static 과 Singleton
14:32

섹션 3. UVM Testbench 구조 개요

7개 ∙ (1시간 22분)

10. UVM Base Class Tree
15:07
11. UVM Testbench Architecture
18:11
12. UVM Execution
21:34
13. UVM Structural Classes
18:29
14. [시연] UVM Structural Classes
08:40
[Lab-1] UVM Test 작성과 Message 출력하기
[Lab Download] Lab 환경 다운로드 하기

섹션 4. UVM Phasing 이해하기

4개 ∙ (56분)

섹션 5. UVM Transaction 활용하기

5개 ∙ (1시간 4분)

섹션 6. UVM Sequence 활용하기

5개 ∙ (1시간 27분)

섹션 7. UVM Configuration 과 Factory 이해하기

5개 ∙ (1시간 16분)

섹션 8. UVM Component Communication 이해하기

5개 ∙ (45분)

섹션 9. UVM Scoreboard 와 Coverage 작성하기

4개 ∙ (47분)

강의 게시일:

마지막 업데이트일:

수강평

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