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FPGA로 만드는 MNIST NPU — RTL부터 Bit-True 검증까지

신경망을 FPGA에 올린다 — 말은 익숙하지만, 실제로 해낸 사람은 드뭅니다. 캡스톤, 경진대회, 졸업작품에서 한 발 앞서고 싶다면, 모델을 학습시키는 것을 넘어 그 연산이 실제 칩 안에서 어떻게 도는지를 직접 만들고 증명할 수 있어야 합니다. 이 강의는 바로 그 지점, 이론과 실물 하드웨어 사이의 간극을 건너게 해드립니다. MNIST 숫자를 인식하는 신경망 가속기(NPU)를 스펙 읽기부터 파이썬 골든 모델, Verilog RTL 설계, FPGA 검증까지 처음부터 끝까지 직접 완성합니다. 라인 버퍼와 병렬 MAC로 만드는 Conv 계층, ReLU·MaxPool·Flatten을 거쳐 완전연결 계층과 Argmax까지 — 아홉 개 블록을 하나의 칩으로 통합하고, "파이썬 정답지와 하드웨어 출력이 한 비트도 다르지 않다(Bit-True)"를 스스로 증명합니다. 시뮬레이션은 멀쩡히 돌아가는데 결과만 미묘하게 다른, 그 답답한 순간을 넘어서는 법까지 강의에 담았습니다. 정수 양자화, 배열 축 순서 변환, 누산기 오버플로 방지처럼 일반 딥러닝 교재가 다루지 않는 실전 노하우를 하나씩 짚어드립니다. 저는 RISC-V CPU 설계와 FPGA Bit-True 검증을 오래 다뤄오며 겪은 시행착오를, 여러분이 반복하지 않도록 이 강의에 녹였습니다. 수업이 끝나면 "직접 설계하고, 증명했다"고 말할 수 있는 완성된 하드웨어 프로젝트가 손에 남습니다.

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fpga
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수강 후 이런걸 얻을 수 있어요

  • 캡스톤·경진대회·졸업작품에 제출할 수 있는, 스펙부터 RTL·검증까지 완성된 신경망 가속기(NPU) 프로젝트 하나

  • 하드웨어 제약을 먼저 고정한 뒤 그에 맞춰 신경망을 직접 학습시키고, 그 가중치를 정수로 양자화해 하드웨어에 이식하는 전 과정 — 남이 만든 가중치를 받아쓰는 것이 아니라, 학습부터 스스로 만드는 경험

  • 파이썬 정답지와 하드웨어 출력이 한 비트도 다르지 않음을 직접 증명하는 Bit-True 검증 능력 — "돌아가는 것 같다"를 "정확히 일치함을 증명했다"로 바꾸는 실력

  • Conv·ReLU·MaxPool·Flatten·완전연결·Argmax를 Verilog RTL로 직접 구현하는 설계 능력 (라인 버퍼, 병렬 MAC, 누산기 포함)

  • 학습된 부동소수점 가중치를 정수로 변환할 때 마주치는 축 순서 변환, 자릿수 보정, 누산기 오버플로 방지 같은 실전 함정을 다루는 노하우

  • 개별 블록을 하나의 칩으로 통합하고 검증하는 시스템 통합 경험

  • 고정 가속기를 명령어 기반 프로세서로 넓히는 NPU ISA 설계의 첫걸음

신경망을, 소프트웨어가 아니라 칩으로 만든다.

MNIST 인식 NPU를 스펙부터 RTL·검증까지 — 직접 설계하고, 한 비트까지 증명합니다.


이런 고민, 해보셨나요?

모델은 학습시켜 봤는데 이걸 어떻게 FPGA에 올리는지는 아무도 가르쳐주지 않습니다. Verilog는 다뤄봤지만 신경망 전체를 하나의 가속기로 완성해 본 적은 없고, 캡스톤이나 졸업작품 주제로 "AI 하드웨어"를 잡았는데 어디서부터 손대야 할지 막막합니다. 부동소수점 가중치를 정수로 바꿨더니 시뮬레이션은 도는데 결과만 이상하고, "돌아가는 것 같다"는 확인했지만 정말 맞는지 증명할 방법을 모릅니다.


이 강의가 드리는 답

이 강의는 MNIST 숫자를 인식하는 신경망 가속기(NPU)를 스펙 읽기에서 시작해 파이썬 골든 모델, 하드웨어 제약에 맞춘 학습과 정수 양자화, Verilog RTL 설계, FPGA Bit-True 검증까지 하나도 건너뛰지 않고 직접 만듭니다.

강의가 끝나면 여러분 손에는 캡스톤·경진대회·졸업작품에 그대로 낼 수 있는 완성된 하드웨어 프로젝트가 남습니다. 그리고 "직접 학습시키고, 설계하고, 한 비트까지 증명했다"고 말할 수 있게 됩니다.


이 강의만의 치트키

첫째, 하드웨어를 먼저, 학습은 그다음입니다. 남이 만든 가중치를 받아쓰지 않고, 비트 폭과 연산 순서 같은 하드웨어 제약을 먼저 고정한 뒤 그에 맞춰 신경망을 직접 학습시킵니다. 파이썬 모델이 곧 RTL의 비트 단위 청사진이 됩니다.

둘째, "돌아가는 것 같다"를 "정확히 일치함"으로 바꿉니다. 파이썬 정수 골든 모델과 RTL 출력이 한 비트도 다르지 않음을 증명하는 Bit-True 검증을 전면에 둡니다. 클래스만 맞으면 속기 쉬운 이유, 대량 검증이 필요한 이유까지 실무의 함정을 그대로 전합니다.

셋째, 가속기에서 프로세서로 나아갑니다. 단일 예제로 끝나지 않고, 고정 가속기를 명령어로 제어되는 프로세서(NPU ISA)로 확장하는 길까지 열어드립니다.


커리큘럼 한눈에 (7섹션 · 10강 · 7시간 7분)

섹션 1. 설계의 언어 — MNIST NPU 스펙을 읽는 법
섹션 2. 파이썬 — 하드웨어의 정답지(골든 모델)와 학습·정수 양자화
섹션 3. 특징 추출 회로 — 라인 버퍼와 4채널 병렬 MAC
섹션 4. 변환과 판정 회로 — ReLU·MaxPool·Flatten, 완전연결·Argmax
섹션 5. 통합과 검증 — 아홉 블록을 한 칩으로, Bit-True로 증명
섹션 6. 확장 — NPU ISA와 미니 컴파일러
섹션 7. 실습 환경 구축 — 시뮬레이션 전 반드시 확인


이런 분께 추천합니다

AI 하드웨어를 주제로 잡은 캡스톤·졸업작품 준비 학부생, 남다른 결과물이 필요한 경진대회 참가자, NPU·AI 가속기로 역량을 넓히려는 설계 회사 재직 엔지니어, 이론서로는 부족한 만들고 증명하는 경험을 원하는 자기계발형 하드웨어 엔지니어, 그리고 NPU 설계로 진로를 잡으려는 대학원 준비생에게 추천합니다.


선수 지식

Verilog HDL과 디지털 논리 설계 기본기가 있으면 충분합니다. 파이썬은 코드를 읽고 실행할 정도면 되고, 딥러닝 이론은 몰라도 됩니다 — 신경망 연산을 하드웨어 관점에서 처음부터 설명합니다. FPGA 도구가 처음이어도 섹션 7에서 환경 구축을 안내합니다.

이런 분들께
추천드려요

학습 대상은
누구일까요?

  • 반도체·설계 회사에 재직 중이며, AI 가속기·NPU 설계로 역량을 넓히고 싶은 현업 하드웨어 엔지니어 — RTL 설계는 익숙하지만 신경망을 하나의 가속기로 완성하고 검증해 본 경험이 필요한 분

  • 바쁜 실무 중에도 꾸준히 실력을 키우고 싶은 자기계발형 엔지니어 — 이론서만으로는 채워지지 않는, 직접 만들고 Bit-True로 증명하는 실전 프로젝트를 원하는 분

  • 캡스톤·졸업작품 주제로 "AI 하드웨어"를 잡았지만, 신경망을 어떻게 RTL로 내리고 FPGA에 올릴지 막막한 전자·전기·반도체 전공 학부생

  • 경진대회에서 남과 다른 결과물이 필요한 참가자 — 모델 학습이 아니라 "직접 설계하고 Bit-True로 증명한 NPU"를 내세우고 싶은 분

  • NPU·AI 가속기 설계로 진로를 잡고 싶어, 이론이 아닌 구현·검증 경험이 필요한 대학원 준비생

선수 지식,
필요할까요?

  • 이 강의는 Verilog HDL과 디지털 논리 설계에 대한 기본기를 갖춘 분을 대상으로 합니다.

  • 파이썬은 골든 모델 코드를 읽고 실행할 수 있는 정도의 기초 문법이면 충분합니다.

  • FPGA 시뮬레이션 도구를 다뤄보셨다면 좋습니다.

안녕하세요
EdgeChipLab입니다.

현직 대학교수로 시스템 반도체 30년의 노하우를 담았습니다.

삼성전자 DS부문 시스템반도체 연구원을 시작으로 영국 및 독일법인 Director, 시스템 LSI 마케팅·영업 그룹장을 거쳐서 반도체 공학을 교육하는 교수가 직접 설계하고 검증한 실무형 커리큘럼입니다.

 

이론을 넘어 실제 하드웨어 구현으로, 당신의 엔지니어링 역량을 레벨업합니다.

흩어진 단편적인 지식으로는 결코 도달할 수 없는 영역이 있습니다. 수강생은 완성된 블랙박스 IP를 사용하는 사용자가 아니라, NPU와 CPU를 설계하고 주변장치를 통합하며, 궁극적으로 자신만의 AI SoC를 구축할 수 있는 시스템 아키텍트 공급자로 성장하게 됩니다.

 

눈으로만 보는 강의가 아닙니다. 100% 하드웨어 구현과 Bit-True 검증을 약속합니다.

이론이나 단순한 시뮬레이션에서 끝나지 않습니다. 강사 본인의 KCI 등재 학술 연구와 직접 설계한 회로가 실제 FPGA 하드웨어상에서 오차 없이 동작하는 쾌감을 직접 경험하십시오. 자체 개발한 RISC-V CPU를 포함한 모든 소스 코드는 투명하게 공개되며, 자유롭게 사용하여 보급형 FPGA(Arty S7-25)와 무료 툴(Vivado)만으로 누구나 직접 재현하고 검증할 수 있습니다.

 

단절 없는 풀스택 로드맵 : 기초부터 mini LLM 가속기까지

모든 강의는 독립된 파편이 아닌, 하나의 거대한 시스템을 완성해 가는 여정입니다.

  • Step 1: AI 이론 및 이미지 처리 기초 (Machine Learning 포함)

  • Step 2: AI 가속기(NPU) 설계 및 검증 (Machine Learning 포함)

  • Step 3: RISC-V CPU 설계 및 시스템 통합

  • Step 4: 고급 AI SoC 구현 및 mini LLM 가속 플랫폼으로의 확장 (지속적인 콘텐츠 업데이트)

     

 

객관적 검증 지표

본 과정의 모든 설계 결과물은 글로벌 표준과 학계의 엄격한 검증을 거쳤습니다.

  • RISC-V 아키텍처 검증: 자체 개발 RISC-V CPU, 국제재단 공식 컴플라이언스 테스트(ACT) 통과 및 소스 코드 공개 (GitHub)

  • 학술적 권위: 단독 저자 학술논문 4편 (KCI A등급 저명학술 등재지 IJIBC)

  • 글로벌 인정: 글로벌 아마존 기술 서적 2편 출간 (베스트셀러 3위 달성)

  • 실제 동작 검증 완료: RV32I CPU, NPU, 비전 시스템, GPS, Transformer, AURA-Edge SoC 등 핵심 IP의 Arty S7 환경 완벽 동작

도전하십시오. 직접 코드를 보드에 올리고, 결과를 확인하는 이 과정이 끝날 때쯤, 여러분은 이전과는 완전히 다른 시야를 가진 하드웨어 엔지니어로 레벨업해 있을 것입니다.

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커리큘럼

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10개 ∙ (4시간 39분)

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마지막 업데이트일: 

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