섹션4 cache 메모리 강의 관련 질문
섹션4 cache memory강의 24:05에서 Line 0,1이 DRAMP에서 같은 memory를 받아온다면 Line의 개수가 2배로 늘거나 mapping 비율이 2배가 늘어나는 건가요?
답변 1
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네 안녕하세요, 답변 남겨드립니다.
이러한 부분에 대해서 질문주시는 것을 보니 이해도가 높다고 생각이 들고, 디지털 시스템에 대한 관심도 많다는 것이 보입니다.
우선 associate cache 메모리는 verilog code로 구현해서 시뮬레이션 해보기에는 상당히 까다워지기 때문에 과제로 따로 진행하지 않아서 직접적으로 포트 개수와 라인 개수, 맵핑 비율에 대해서 체감을 못하셨을 것입니다.
예상하신대로 associate cache 메모리는 포트와 메모리 연결 비율이 증가하면서 라인 또한 증가할 수 밖에 없습니다. 라인 뿐 아니라 MUX를 통해 제어되어야 하므로 MUX의 개수도 증가할 테지요.
그래서 이것이 Trade-off가 맞고, Area가 커진다는 것은 감수해야 합니다. Area가 커지게 된다면 그럴 때 얻을 수 있는 이득의 효용이 더 큰 것이냐고 했을 때, 효용이 더 크기 때문에 N-way associate cache를 구현하게 됩니다.
우리는 과제에서 associate cache 메모리를 직접 구현하진 않지만 이 개념을 알고 있다면 면접에서 추가적으로 진행하고 싶은 프로젝트나 포부를 밝힐 때 사용하기 좋을텐데요, 지금처럼 열심히 수강해주시기 바랍니다.
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