설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설계독학맛비
현업자와 함께 Verilog HDL을 이용하여 비메모리 반도체 설계의 기본 지식과 경험을 쌓아봅시다.
초급
Verilog HDL, FPGA, 임베디드
あなたの設計スキルが試される時です。 半導体回路設計において最も重要な言語.. それがVerilogです。 国内外の回路設計面接で実際に出題された問題に、直接取り組んでVerilogの実力を自己診断してみてください。 Verilogのコーディングテストは、もはや選択ではなく必須です。 地方大学出身から始め、外資系半導体企業に入社したETAさんの実践的なヒントを、お見逃しなく。
Google、Apple、Qualcommなど。面接の過去問を通じた面接対策
実務で即座に活用できるVerilog設計ノウハウ
学習対象は
誰でしょう?
外資系回路設計企業を目標とされている方
現在ご自身のスキルを知りたい方
前提知識、
必要でしょうか?
Verilog
半導体回路設計知識
3,982
受講生
298
受講レビュー
1,266
回答
5.0
講座評価
5
講座
현) Global Top5 Fabless기업에서 HW IP 설계하고 있습니다.
세상에 없던 그리고 여러분들의 현업 생활에 도움이 되는, "진짜 반도체 설계 실무 강의"를 만들고 있습니다.
설계독학과 함께할 수 있는 링크입니다. 함께 즐공하고 성장해요!
全体
46件 ∙ (9時間 20分)
講座資料(こうぎしりょう):
4. [L0-P01] 基本論理ゲート
10:07
5. [L0-P02] カルノー図
14:09
6. [L0-P03] ベクトル
06:55
7. [L0-P04] 条件文
14:34
8. [L0-P05] マルチプレクサ
06:41
9. [L0-P06] 加算器
05:50
10. [L0-P07] モジュール
12:23
12. [L0-P09] カウンター
07:51
13. [L0-P10] シフト
08:25
全体
3件
5.0
3件の受講レビュー
受講レビュー 94
∙
平均評価 5.0
修正済み
5
(25/08/03/일 18:32) 강의를 듣고, 많이 이해 했습니다. 카르노맵도 알게 되었네요. 좋은 강의 만들어 주셔서 감사합니다( 참고로 로드맵 다 들었네요. ㅎㅎㅎ ).
sunny75님, Verilog 마스터 시리즈의 로드맵 전체를 함께 완주해주셨다니 정말 감동입니다! 카르노맵까지 정확히 짚어가며 흐름을 이해하셨다는 말씀에 강의자로서 큰 보람을 느낍니다. 첫 수강평을 이렇게 힘 되는 말씀으로 열어주셔서 감사합니다. 앞으로도 더욱 탄탄한 설계 여정을 위해 함께 달려보겠습니다. 고맙습니다!
¥32,450
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