Basic SystemVerilog Testbench

디지털 설계 기능 검증 엔지니어를 찾습니다

Functional Verification 이 필요합니다

• 최근 AI 등의 다양한 Application 이 증가하며 Design의 복잡도가 증가하고 있어요

• Chip 을 설계하고 생산할 때 처음에 성공하는 비율이 20% 이하에요

• 주요 이유가 Function 이 제대로 동작을 안 하는 것이구요

• 기업들에서는 기능 검증 인력이 너무 너무 부족해요

  
  

현재 상황은 어떤가요?

• 많은 부분의 Project들 에서 검증에 사용하는 시간이 60% 이상을 차지하고 있어요

• 검증 엔지니어의 수요도 점점 늘어나고있구요

기능 검증 ( Functional Verification )

기능 검증 이란 ?

• 사양(Specification) 에 정의된 대로 Design 이 동작하는지 Check 체크 하는 것 이에요

• IP 단위의 검증, Subsystem 단위의 검증, SOC/Chip 단위의 검증이 있을 수 있어요

• Spec. 에 따라서 Verification Plan과 Goal 을 작성하여 이를 달성하는지 확인해요

기능 검증에 필요한 Skill 들은 ?

• 검증의 대상이 Digital Design 이기 때문에 이에 대한 이해가 필요해요

  • Digital Logic Design, Verilog HDL

• Testbench 작성 기술 ( SystemVerilog, UVM, system-verilog )

• Simulator 및 Debugger 다루는 능력 ( VCS, Verdi 등 )

• Coverage 이해 및 기술하는 능력 ( SystemVerilog , Functional Coverage )

• Specification 에 대한 이해

  • AMBA, PCIe, USB, Ethernet, MIPI, CPUs, UART, I2C, SPI, 등

  • Custome Specification ( 응용에 따른 개별 설계에 대한 사양 )

• 문서로 부터 Assertion 을 기술하는 능력 ( SystemVerilog Assertion, 등 )

• Reuse Methodologies ( UVM, 등 )

• Formal Verification ( Property 기술 , Tool 사용한 Proof )

• Power Intent ( Power 운용에 관한 설계 의도 ) 의 이해 ( UPF 등 )

• EDA Tool 사용 환경 이해 및 Shell Script 능력

어느 것을 먼저 배워야 할까요?

• 최근 검증에서 주료 사용하는 Language 는 SystemVerilog 에요 ( 70% 이상 이에요 )

• Reuse methodology 도 UVM 이 압도적이구요

• UVM 을 잘 사용하려면 SystemVerilog 로 Testbench 작성하는 것을 알아야 해요.

강의에 대하여 소개 합니다

강의에서 다루는 것

• SystemVerilog Background

• SystemVerilog Testbench Structure

• SystemVerilog Basic Syntax

• SystemVerilog Object-oriented programming

• SystemVerilog Direct Programming Interface ( system-verilog-dpi )

• SystemVerilog Functional Coverage

• VCS Simulator 사용법

준비해야 할 사항들

• Digital Logic Design 에 대한 기초 지식이 있어야 해요

• Verilog HDL 로 Design 하는 것도 이해하고 있어야 하구요
  ( 현재는 SystemVerilog 로 Design 함 )

• Linux 환경에서 shell command 를 사용하거나 shell script 작성하는 법을 알고 계시면 너무 좋아요

• system-verilog-dpi 를 위해서 C/C++ language에 대하여 알고 계시면 더욱 좋아요

• 하지만, 강의 진행하시면서 위의 것들은 병행하셔도 될 것 같아요

강의에서 얻는 것들

• SystemVerilog 에 대한 이해

• SystemVerilog의 class를 사용하여 Testbench 를 작성할 수 있게 됨

• VCS 와 Veridi 를 사용하여 test 해 보거나 자신의 code 를 설계 하게 됨

• Mission 을 단계적으로 수행하면서 자신의 code를 갖게 됨

• 다양한 Simulation 방법들 ( VCS, Vivado xsim, Verilator )

• 현업에서 사용하는 환경에 대한 이해

• 현업 검증 엔지니어와 질의 응답을 통한 깊은 이해

참고할 자료들이 있나요?

Accellera Website - https://www.accellera.org/

• 검증 관련한 Standard 화 작업을 하는 단체로 많은 새로운 기술들과 자료들을 볼 수 있어요

DVCon Proceedings Archive - https://dvcon-proceedings.org/

• Design Verification Conference 로 세게 각지에서 매년 열리고 검증 관련한 tutorial 과 paper 들을 볼 수 있어요

Doulos Site - https://www.doulos.com/

• 세계적인 Technical Engineering Training 제공하는 곳이에요. 검증 관련한 자료들도 많이 볼 수 있구요. 계정을 등록해 놓으시면 무료 세미나도 계속 정기적으로 있어요.

• EDAPlayground 를 운영하는 곳이기도 합니다.

위키독스 UVM TB - https://wikidocs.net/book/8302

• SystemVerilog Testbench 와 UVM Testbench 를 정리해 놓은 위키독스에요. 본 강의의 강사가 만들었어요.