Basic SystemVerilog Testbench (Circuit Design Verification)
You will learn the basic syntax of SystemVerilog and testbench design techniques using SystemVerilog classes. Additionally, you can experience and learn the complete basic cycle of hardware circuit design verification by utilizing VCS, an EDA Tool from Synopsys used in the industry. Related search terms SystemVerilog, SystemVerilog, SystemVerilog, Verilog, Verilog, Verilog, SOC, circuit design, circuit verification, verification, Verification, chip design, chip verification, Samsung Electronics, Hynix, new employee training, in-house training, Synopsys, VCS, semiconductor, employment, career, fabless
68 learners
Level Basic
Course period Unlimited
- Resolved
Inline constraints 관련 질문
안녕하세요, 좋은 강의 잘 수강하고 있습니다.inline constraints 설명에 있는 예제 코드에서,obj_a.randomize() with {x > 3 && x <
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
・
13 days ago
0
30
1
- Resolved
SystemVerilog Interface - 1에서 modport 관련 질문
안녕하세요, 좋은 강의 제공해주셔서 감사합니다.modport의 예시 코드에서 궁금한 점이 있어서 질문 남깁니다.modport를 program에서 사용하는 예시 코드에서rtr_io.reset_
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
・
18 days ago
0
45
1
- Resolved
FIFO read sequence waveform 관련 문의
안녕하세요, 공유해주신 FIFO verilog tb 관련하여 문의 드립니다.<img src="https://cdn.inflearn.com/public/files/posts/86273a6d-fd03-4be3
verilog-hdlsystem-verilogverificationsystem-verilog-dpiwwa99819313
・
23 days ago
0
60
2
- Resolved
EDAPlayground에서 코드 찾기
<img src="https://cdn.inflearn.com/public/files/posts/6eb4b361-fc6a-4096-bde3-71d65f58dbf7/b25ab2bc-cc5c-4dd6-a4af-3b80bf28f4fb.png" media-type="img"
verilog-hdlsystem-verilogverificationsystem-verilog-dpiedaplaygroundsharon7153
・
3 months ago
0
63
2
- Resolved
섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.
DPI-C 디버깅 관련 질문 강의 Section 3.20 (DPI 이해하기)에서 <p style="text-a
verilog-hdlsystem-verilogverificationsystem-verilog-dpionsaemiro1
・
4 months ago
1
86
2
- Resolved
미션 3 로그 결과 문의
<img src="https://cdn.inflearn.com/public/files/posts/a459b470-95ec-4347-a750-ba852090169c/4cc47d22-3bed-4a2a-adf7-4f6e15f7243f.png" medi
verilog-hdlsystem-verilogverificationsystem-verilog-dpiipilot123453876
・
5 months ago
0
66
2
- Resolved
영상이 이상합니다.
영상에서 자꾸 operate라고 소리가 나네요..
verilog-hdlsystem-verilogverificationsystem-verilog-dpirlaalswo8132670
・
5 months ago
0
74
1
- Resolved
sv에서 class에 대한 질문입니다.
<img src="https://cdn.inflearn.com/public/files/posts/5db335f2-ca10-461b-87db-1f0b5d53bc1c/334a7fd2-d4d4-45ad-a32c-d08e93ff57fc.png" media-type="img"
verilog-hdlsystem-verilogverificationsystem-verilog-dpirlaalswo8132670
・
5 months ago
1
58
1
- Resolved
'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?
Q. 'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?부모 스레드가 자식의 완료
verilog-hdlsystem-verilogverificationsystem-verilog-dpifrioct
・
5 months ago
0
63
1
- Resolved
SystemVerilog 내 program 이 top module 의 역할을 하는건가요?
섹션 2 SystemVerilog Testbench 구조 살펴보기 중 program 개념 설명에 질문이 있어 질문 드립니다그림에서는 DUT interface progra
verilog-hdlsystem-verilogverificationsystem-verilog-dpisomisomisomsomi
・
5 months ago
2
105
2
- Resolved
강의문의
강의 정말 잘 수강중에 있습니다~ <span style="c
verilog-hdlsystem-verilogverificationsystem-verilog-dpihgnaver2009
・
6 months ago
1
81
1

