안녕하세요 🙂Xilinx에서는 아래 그림과 같이 DMA ip를 제공하고 있습니다.이걸 사용하는 것과 본 강의에서 Mem copy ip를 설계하는 것과 어떤 차이가 있는 건지 궁금합니다. 

10장 강의 내용 따라하다가 address editor부분에서 강의 내용에는 0x43c0_0000 , 64k ... 자동으로 할당되는것 같은데(밑에 라인도 같습니다.) 그런데 저는 0x4000_0000, 4k로 자동 설정되서 나옵니다. 그래서 매번 수정해줘야 하는데, 강의 내용대로 자동으로 설정되서 나오게 하는 방법 있나요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================다 똑같이 따라했는데 run as ->launch hardware에서 마지막 터미널에서 위와 같이 나옵니다.... 포트도 다 맞는데 왜그럴까요?  

[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요 맛비님, 훌륭한 강의 정말 잘 듣고 있습니다. 다만 강의를 듣던 중, 헷갈리는 부분이 생겨 질문 남기게 되었습니다. 답변 해주시면 정말 감사하겠습니다. FPGA 22장 21분 쯤 Retiming에 관해 설명해주셨는데, 이 부분에서 중간에 F/F를 추가함으로써 timing violation을 해결하는 과정을 Retiming이라고 하셨습니다. 그런데 Retiming에 대해 공부를 하던 중, Retiming은 레지스터의 위치를 변경시키는 방법이고, 레지스터를 추가시키는 것은 pipielining이라는 글을 보게 되었습니다. 맛비님께서 설명해주신 것처럼 F/F을 추가하여도 Retiming인지 여쭈어 보고 싶습니다.훌륭한 강의 정말 감사합니다. 답변해 주시면 감사하겠습니다.

안녕하세요 🙂 강의 잘 수강하고 있습니다![1. 질문 챕터] : 9분05초[2. 질문 내용] : fsm_counter모듈에서 o_running과 o_idle은 assign문으로 처리하고 o_done은 reg타입 선언 후 always문으로 사용하는지가 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : is_done이 always문의 영향을 받아 counter의 값에 영향을 받고 이가 n_state를 S_DONE으로 만들기 때문인가요?

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 시계만들기에서 주신 자료를 wsl에서 build로 실행했을때는 강의와 같이 시뮬레이션 파형이 잘 나오는데 윈도우에서 vivado를 실행해서 올려주신 파일 그대로 가져다가 실행하면 시뮬레이션 파형이 강의와 다를까요?

안녕하세요. 파이프라인 동작 코드 분석 중 의문점이 생겨 질문 드립니다.다음의 다이어그램에서 보면, RegDST에 대한 명령이 ID 스텝에서 디코딩 된 후, EX 스텝까지 전달이 되어서 rt/rd중 선택하는 MUX를 통해 결정비트로 동작하는 것처럼 보입니다. 하지만, 코드 상에서는 ID step에서 해당 동작이 구현된 것 같습니다. 이 후 D FF을 통해 EX스텝으로 해당 비트가 전달되는 것은 동일합니다.혹시, EX가 아닌 ID 스텝에서 해당 기능을 구현하신 이유가 있을까요?질문이 많은데 늘 친절하게 답변주셔서 감사합니다!

논리 합성은 문제 없는데 시뮬레이션만 돌리면 이런 오류가 뜹니다. 왜 이러는 걸까요?

안녕하세요. 아날로그 회로 Trade -OFF 강의를 수강하다 헷갈리는 점이 있어 질문드립니다. Trade OFF 두번쨰 그림에서 Supply Voltage와 Voltage Swing이 Trade OFF 관계에 있다고 말씀주시고, 그림도 그렇게 그려져 있는것으로 보이는데요.  다만 세부 설명에서는 Vdd가 커지면 Voltage Swing의 범위가 커져 그만큼 Swing 마진 범위가 커져 Sat. mode로 동작할 수 있는 동작점이 잘 잡혀져 있다 라고 설명주셨습니다.  그렇다면 Vdd가 커지면 Voltage Swing도 커지는 같이 좋아지는 방향인데 Trade off 관계라고 표현하신게 이해가 안되어서 질문드립니다! 저는 Trade off라 하면 하나를 취득하면 하나는 더 나빠지거나 버려야하는 관계로 이해하고 있는데, 전체 시스템 관점에서 Vdd는 작은걸 쓰는게 Power 관점에서 좋아서 그렇게 표현하신건지 궁금합니다.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요 맛비님. 현재 베릴로그 문법 강의와 hdl 시즌1강의를 들어서 vscode상에서 vivado를 통해 베릴로그를 진행을 이미 했는데, 이 강의 토대로 vitis를 설치하니 vivado가 중복? 설치된것같더라구요.이게 정상적인건가요? (삭제를 해야하나요?)

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 처음에 프로젝트 생성하고 나머지 다 따라가다가 보드선택할때 z7-20이 있길래 선택해주고 코드받아서 돌려보는데 제목처럼 저 상황에서 화면이 꺼져요.. 시뮬레이션은 되는데.. 뭐가문제일까요? verilog1 강의에서 리눅스에서 스케메틱은 잘됐는데 윈도우에서는 안되네요 저장공간도 문제없는것으로 확인했는데 그러네요 처음에 2021.1깔았을때도 저러길래 2022.2로 다시설치해봐도 같은 상황이 발생해서 어찌해야할지..

강사님 안녕하세요,좀 더 값 싼 가격에 직접 회사에서 HIL 보드를 제작하여 강의와 연동해주시는 점은 인지하고 있는데, Zynq 보드와는 구체적으로 어떤 차이가 있는지 궁금합니다!

해당 코드에서 보면 decoder_ham은 var5가 parity bit1인 것처럼 코딩이 되어 있습니다.실제로 Hamming Decoder 모듈에서는 var1이 p1인 것처럼 코딩이 되어 있구요. 근데, d1을 선언할 때는 갑자기 var1자리에 var5가 입력됩니다.이상하게도 결괏값은 잘 나오는 거 같구요..제가 이해 못하는 무언가 있는건가요?

맛비님. 안녕하세요.좋은 강의 항상 잘 보고 있습니다.MOR에 대해 질문이 있습니다. RDMA에서 FIFO의 data에 burst len을 입력하는 것으로 해석됩니다. 만약 이런 경우라면0x20000000번지에서 128 바이트를 읽는 중0x2000C000번지에 128 바이트를 읽는 식으로 동작이 되나요?제가 코드를 봤을 땐 위처럼 동작이 불가능해보여서요. 만약 제가 생각한게 맞고 위처럼 동작하도록 수정하려면 메모리 주소 FIFO와 burst len FIFO 두 개를 사용해야할까요? ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요. 현재 DRAM ctrl 과제 진행 중테스트밴치를 통해 웨이브폼을 확인하는 중입니다.혹시 여기서 cnt값을 추가해서 확인하고 싶으면, 어떻게 해야 할까요? cnt는 DRAM cell 내부에서 조건에 따라 카운팅을 해줘tRCD,tWLC등의 조건을 만족하는지 확인하는 파라미터입니다. 그리고 추가적으로 웨이브폼 확인 중 의문이 생기는 부분을 확인하여 질문 드립니다.해당 부분은 첫 번째 WR신호를 마친후 o_ack가 high로 변하는 타이밍입니다.해당 타이밍에 저는 curr_row와 next_row의 addr값이 서로 다르다고 생각하였습니다.그래서 precharge로 넘어가야 할 것이라 예상했는데, 실제로는 같은 row로 인식하여 한번 더 쓰기를 진행했습니다. 다만 이번엔 dq핀에서 40이 아닌 50으로 출력값이 나왔습니다.... 혹시 왜 이렇게 동작했는지 알려주실 수 있을까요..감사합니다

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 안녕하세요 맛비님, 우선 훌륭한 강의 정말 감사합니다.대학교 시절 Altera(Intel)사의 제품으로만 HW가속화 작업을 해보아서, Xilinx사의 제품으로도 해보고 싶었는데 맛비님의 강의 덕분에 잘 수행할 수 있었습니다.다만 강의를 완료한 시점에 두 가지 여쭤보고 싶은 점이 있어, 이렇게 질문 남깁니다.1) 제가 지원하고자 하는 회사에서는 Verilog보다 VHDL을 선호하는 듯 하여, Verilog가 아닌 VHDL로도 HW 가속화 작업을 해보고 싶습니다. 맛비님 강의에서 Verilog로 작성된 파일을 VHDL 파일로 작성한 뒤 대체해도 다른 문제점 없이 정상적으로 동작을 할까요?2) 학부 시절 Intel사의 제품으로 했을 때도, 이번에 Xilinx 제품으로 했을 때도 연산 시간은 HW 가속화가 이루어졌지만 데이터를 불러오고 내보내는 시간이 너무 커서 살짝 아쉬운 마음이 들었습니다. 따라서 데이터를 불러오고 내보내는 시간까지 포함해도 HW 가속화를 진행해 보고 싶은 약간의 욕심이 있었는데, 맛비님의 Verilog HDL season2 강의 안에 이러한 부분이 있다는 것을 알게 되었습니다! 따라서 해보고 싶으나, 맛비님께서 Verilog HDL season2 강의의 난이도를 현업 종사자 4~8년 정도로 잡아놓으셔서 따라 하는 것이 가능할지 하는 걱정이 됩니다. (이번 달 졸업을 앞둔 4학년입니다.) 이번 HW 가속화 강의를 무리 없이 해냈다는 가정하에, Verilog HDL season2 강의 수행 역시 큰 문제가 없을까요? 혹은, season2 강의를 전부 이해하지 못하더라도 season2의 섹션9 부분(가속화 프로젝트)을 해결하는 데 문제가 없을까요?답변해 주시면 정말 감사하겠습니다.훌륭한 강의, 다시 한번 감사합니다.

안녕하세요 강사님 영상을 보면서 똑같이 따라했는데 cmomn, cmosp가 나오질 않습니다. 파일에 넣은곳에서도 찾아봤는데도 없네요  

설정 다하고 tsmc 다운까지 받았는데 여기서 같은 설정 선택이 안 나오네요 이전에 설정하는 것부터 알려주세요

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.=================필요한 저장공감이 저렇게 뜨는데 이게 맞나요? 선생님거랑 선택한게 다르지 않은데 너무 크게 차이나서.. 게다가 노트북이다보니 저정도 공간 확보는 힘들것 같아서 질문드립니다

안녕하세요.열심히 verilog와 systemverilog를 공부중인 수강생입니다.학부에서 디지털설계를 배울때나, 뭐 인터넷에서 자료를 찾을 때 코드를 보면sequential logic : always @ (posedge clk) 사용combinational logic : always @(*) (혹은 assign) 사용이 공식처럼 되어있는 것 같고,맛비님의 Verilog season1의 강의를 들으며 코드를 봐도 마찬가지인데.... 현재 Systemverilog를 공부하고 있는데, 이런 저런 강의를 찾고 공부를 하다보니 , 여러 강의에서 아래와 같이 이야기를 하더라구요. ①Sequential logic에는 always @(posedge clk)이 아니라 always_ff @(posedge clk)을 사용하는 것이 좋고 combinational logic에는 always @(*) 대신 always_comb 를 사용하는 것이 좋다!(이유는 always_comb시 실수로 래치가 만들어지지 않고, 사람이 직접 @(*)을 관리하지 않고 자동적으로 감지하기 때문..) ②마찬가지의 맥락으로 여러 편리함의 이유때문에 variable 선언 시 reg 대신 logic을 사용하는 것이 편리하다. 이에 대해 한 가지 질문을 드리려고 합니다. 맛비님의 코드도 보면 always_ff나 always_comb, logic를 사용하진 않은 것 같은데 뭔가 다른 특별한 이유가 있어서 인가요?(=혹시 맛비님은 현업에서 logic이나 always_comb, always_ff을 사용하는데 Vivado simulation에서는 sv가 지원하지 않아서 강의용으로 코드에 사용하시지 않는 것인지.. 아니면 정말 뭔가 이유가 있어서 사용하지 않는 것인지가 궁금합니다.)