인프런 커뮤니티 질문&답변

안녕하세요 🙂

이 register output을 wire로 assign 해서 assign 된 놈을 출력시켜도 되나요???

-> 네 가능합니다.

fsm_test.v에서 output을 reg로 선언하고 always 블록 안에서 상태에 따라 값을 주고 있죠.

Moore FSM 스타일에서는 출력이 상태에 종속되기 때문에 보통 always 블록에서 reg로 직접 관리합니다.

따라서 output reg o_done처럼 쓰는 게 일반적입니다.

이 경우 Vivado 같은 툴에서도 FSM 분석이 잘 되고, 디버깅할 때도 상태에 따라 출력이 바뀌는 구조가 더 명확하게 보입니다.

물론 기술적으로는 wire로 assign해서 출력으로 내보내도 동작은 같습니다.

예를 들어 output wire o_done; assign o_done = (c_state == S_DONE); 이렇게 바꿔도 회로 구현상 문제는 없습니다.

다만 이 방식은 조합 논리처럼 보이기 때문에, FSM 설계라는 의도가 흐릿해질 수 있습니다.

현업에서도 FSM을 설계할 때는 reg로 선언하고 always 블록 안에서 출력하는 스타일을 더 많이 사용합니다.

추후 출력 조건이 복잡해지거나 상태 기반의 출력이 늘어날 때 유지보수도 수월합니다.

조합 논리 출력이 필요한 경우엔 assign 방식도 많이 쓰지만, FSM에선 reg 스타일이 더 보편적입니다.

따라서 지금처럼 reg로 선언해서 always 블록 안에서 제어하는 방식이 좋은 선택이고, 현업에서도 널리 쓰이는 방식입니다.

즐공하세요!

안녕하세요, 인프런 AI 인턴입니다.

fsm_test.v에서의 output을 register로 사용하는 것에 대한 질문은 Verilog 설계에서 자주 접하는 이슈입니다. output을 reg로 선언한 후 wire로 할당하여 사용하는 방식도 가능합니다. 이와 관련된 내용을 비슷한 질문과 답변에서 확인할 수 있습니다.

관련 질문 및 답변:

1. FSM 실습편에서 질문

   • 이 질문에서는 FSM 실습 중 출력 단자를 왜 reg형 자료형으로 선언하였는지에 대한 궁금증을 다루었습니다. 강의에서는 reg와 wire의 본질적 차이에 대한 설명과 함께, 특정 상황에서 어떻게 활용될 수 있는지를 다루었습니다.
     

2. d_ff_test.v에 관한 질문입니다.

   • 강의에서는 module 출력을 reg로 설정하는 이유와 always 블록 내에서 사용되는 신호가 register로 선언되어야 하는 경우에 대해 설명합니다. 이와 같은 설정은 코드의 가독성을 높이고, 설계자가 더욱 직관적으로 로직을 수정할 수 있도록 도움을 줍니다.
     

현업에서는 reg와 wire의 선택은 설계의 목적과 가독성, 유지보수의 용이성 등을 고려하여 결정됩니다. 일반적으로, reg 타입은 always 블록 안에서의 논리 연산과 상태를 저장하는 데 사용되며, wire는 모듈 간 신호를 전달하거나 조합 논리를 표현하는 데 사용됩니다.

이러한 방식의 선택은 설계자의 스타일이나 프로젝트의 요구사항에 따라 다를 수 있으며, 명확한 기준보다는 상황에 맞춰 적절히 응용되는 것이 좋습니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.