inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

diagram을 어떻게 그리시나요?

75

운칠기삼

작성한 질문수 2

1

ppt에 있는 block diagram같은 건 그냥 ppt쓰신 것 같네요. 만약 ppt가 아니거나 평소에 쓰시는 툴? 같은 게 있을까요? gpt에 물어봐서 추천해주는 것들은 디지털 로직 설계에 맞는 것들이 없네요.

verilog-hdl fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 🙂

보통 draw.io 라는 툴을 자주사용하고요. 무료 툴입니다.

회사에서는 Visio 를 쓰고있어요.

즐공하세요!

latency 개념 구현

1

78

3

비바도 all os버전

1

64

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

65

2

다운로드용량

1

67

2

비바도리눅스설치

1

78

2

전체path복사넣기

1

58

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

139

2

explorer.exe오류

1

95

3

mobaxterm설치오류

1

82

2

./build시, waveform 'divide color' 사용

1

50

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

120

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

56

1

안녕하세요 설치 관련 질문 드립니다.

1

59

3

16장 mealy 설계.

1

70

2

14장 Cycle 관련, Testbench 코드.

1

62

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

58

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

61

2

build에러 질문

0

53

2

1장 ./build에서 에러가 나요

1

69

2

FPGA 강의 보드 문의 드립니다.

1

103

2

5장 DFF특성에 대한 질문

1

70

3

vivado linux 사용 이유.

1

130

2

메모리의 형태가 전체설계에 미치는 영향이 궁금합니다.

1

98

2

디스코드 멤버쉽 등업 관련 문제

1

87

2