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미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 맛비님. 혹시 13강 40초쯤 AXI4-Lite를 Season1에서 다루었다고 나왔는데 혹시 Season1 몇강인지 여쭤볼 수 있을까요? 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] :비바도 홈페이지에서 all os버전을 다운받으면 터미널에서 따로설치안하고 vivado실행 명령어만 실행하면 리눅스환경처럼 사용할수있나요?? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : General question [2. 질문 내용] : init을 위해 reset_n 에 조건을 걸어 HDL 코드를 작성하신 것으로 보입니다. 해당 신호에 '0'이 들어와야 작동하게 설계하는 데에 이유가 있을까요...? [3. 시도했던 내용, 그렇게 생각하는 이유] : * 그렇게 설계한 이유에 대한 추측 SW와 다르게 HW의 경우 physical noise (회로 상 interference, 자외선 / alpha 입자에 의한 TR 켜짐 현상 등) 에 의해 error가 발생할 수 있습니다. '1'을 기준으로 initialization을 실행시킬 경우, HW noise에 의해 의도치 않게 초기화가 될 가능성이 있어보입니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 23:26 [2. 질문 내용] : 설치과정에서 비바도를 설치하고 installing files, ~% completed 과정에서 용량을 엄청차지하는데 울트라스케일이런거는 0으로 바꿔도 되는거아닌가요? 영상에 설명이 따로 없어서 그냥 받고있는데 용량이 너무커요 ㅠㅠ 일단은 다운받고 필요없는 부분은 따로 삭제할수있나요?? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
Verilog FPGA Program 3 (DDR Controller)
pdf 페이지 기준 94페이지 질문입니다! mig7_write8을 mig7_write32로 수정하는 과정에서 addr_cnt의 bitwidth가 6비트로 설정되는데, 32까지 증가라면 5비트 unsign으로 구현 가능할 것 같다는 생각에 질문 드립니다. 5비트로 구현시 별도의 flag가 필요하거나 전체 5비트틑 비교하는 로직이 추가되어야 할 것 같은데, 현업에 계신 관점에서 상위 비트를 하나 더 추가한 이유가 궁금합니다! 좋은 강의 잘 보았습니다 감사합니다
미해결
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 강의듣는 수강생입니다. 수업 내용을 pdf로 필기하면서 진행중이었는데 초반강의에서 제공해주신 디지털회로설계 교안에서 chapter 5부터는 강의내용에 해당하는 pdf파일이 없고 띄엄띄엄 있어서 문의드립니다. 개인적으로 pdf파일로 필기를 하면서 수업을 듣는게 좀더 효율적으로 생각이들어서 혹시 제공해주실수 있으신지 해서 문의드립니다.
미해결
FPGA에 UART 구현하기
7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다. 아님 맨처음에 설정에서 보드 설정이 있는데 그걸로도 가능한지 궁금합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] :섹션2 [2. 질문 내용] : 비바도 설치영상이 섹션2에 2,3강의가 필수영상이라나와있는데 두강의 모두 설치를하는건가요?아니면 두개중하나만 고르는건가요?? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 15:21 [2. 질문 내용] : 저는 영상처럼 pwd치고 /home/hyuk/tools을 복사넣기 하려고 해도 tools/가 백스페이스로 지워지지않는데 어떻게 해야하나요?? [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
수강기간이 얼마 남지않아 이전의 QnA를 확인해보니 무제한으로 변경가능한거같아 무제한으로 변경 문의드립니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 필수과정! Xilinx Vivado 2022.2 설치 (~..) [2. 질문 내용] : Vivado 2025.2 리눅스 설치 후 에러 발생 및 해결방법 (에러 로그 : application-specific initialization failed: couldn't load file "libxv_ commontasks.so ": libtinfo.so .5: cannot open shared object file: No such file or directory) [3. 시도했던 내용, 그렇게 생각하는 이유] : sudo apt install libtinfo5 : libtinfo5 패키지 구버전 호환 문제로 실행 에러 발생, 설치 후 에러 해결 AI 만세
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : fpga 환경 설정 위해 vitis 설치 챕터입니다. [2. 질문 내용] : 24.1 버전 받는 중이고, 내장 ssd 용량 문제로 alveo kria versal 체크박스 해제후 받는중입니다. chat gpt 가 그 정도 받아도 수업 듣는데 문제 없다 그래서 받는 중인데, 역시 걱정되네요. 맛비님 수업 다 들으려고 계획 중인데, 저런 고급 옵션 꺼버려도 되나요? 안되면 외장 ssd 에 설치 예정입니다. nvme(?)가 아니라서 좀 느릴 수 있다고(이번에도 chat gpt 조언입니다. ㅠㅠ) 해서 내장 ssd 에 까는중입니다. 괜찮을지 모르겠어요. 안되면 내일 다시 외장 ssd 에 설치하려합니다. ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 1장 8분2초 [2. 질문 내용] : explorer.exe를 실행하면 -bash: /mnt/c/WINDOWS/explorer.exe: cannot execute binary file: Exec format error 이런 에러만 나옵니다 빨리 공부하고싶은데 한단계 나아갈때마다 에러가 나오네요 ㅠㅠ [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 [1. 질문 챕터] : 3분38초 [2. 질문 내용] : mobaxtrem설치를 영상을 보고 그대로 따라했는데 계속 설치오류가 뜨네요 ] [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요. [2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂 [3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) verilog season1강의를 들을때 우분투를 설치하고 리눅스환경에서 vivado를 설치했습니다. 그런데 여기서는 window에서 vivado가 설치되면 vivado가 총 두개 설치되는 건가요? 용량은 상관없습니다만 겹치는건 아닌지 궁금합니다. 버전은 현재 2025.2까지 나와있는데 강의에서 쓴 2020.2(혹은 2022.2)를 설치하는게 좋을까요? HDL season1 강의에선 강의랑 같은 버전으로 설치했습니다. 이 강의에선 window를 사용한다면 이 강의 만큼은 리눅스 환경을 안쓰는걸까요? 아니면 나중에 연계가 되는걸까요?
해결됨
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 제가이미 학교에서 디지털시스템과목으로 비바도 프로그램을쓰고있는데 이 프로그램으로 계속 강의를 진행해도 문제가없을까요??
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
22장 4m쯤 Module 부분입니다. s_ready를 보면 m_valid =0이거나 m_ready = 1이면 s_ready가 1이 되도록 되어있습니다. m_ready가 1일때만을 가지고 s_ready의 값을 결정할 수 있다고 생각했는데 m_ready = 0 & m_valid = 0 인 경우때문인건가요? 이 경우도 유효한 data 값을 가지고 있지 않지만 master가 준비가 되어있지 않기 때문에 s_ready 값을 1로 올리면 안되지않나요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 강의와 직접적으로 관련된 질문은 아니고 tool관련한 질문입니다. HDL 20장 강의(12m)에서 설계독학맛비님같이, waveform의 object들을 divide color 를 이용해서 구분짓고 싶은데 이상하게 버튼이 막혀져 있어 질문 남깁니다. 따로 ./build를 통해 waveform을 볼때는 divide color를 사용할 수 없나요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 🙂 강의 내용 중 case 구문에서 defualt 관련하여 말씀하시며 latch를 언급하신 적이 있었습니다. 이전에는 단순히 latch 생성을 피해야 하는 이유로 비용만 생각을 했었는데, 강의를 듣고 더 찾아보니 타이밍 분석 이 가장 큰 원인임을 알게 되었습니다. latch로 인해 타이밍 분석이 어려워지는 것을 Time borrowing 이라고 부른다는 것을 알게 되었고, 관련하여 더 찾아보았는데 오히려 time borrowing 기법을 도입하기 위해 일부러 latch를 사용하는 경우 도 있는 것을 알게 되었습니다. ("Latch-based Design") 실제 현장에서 정말로 Latch-based Design 을 사용하곤 하는지 궁금하여 질문 남깁니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 설계독학맛비님이 작성하신 코드를 보니, output같은 경우에 module에서 선언하실 때는 output o_dout; 처럼 하시고 따로 reg dout; 을 선언하신 뒤에 (코드상에서 o_dout과 dout값이 같다고 가정) assign o_dout = dout; 으로 작성을 하셨더라구요 이는 가독성때문인지 혹은 그냥 맛비님의 스타일인 것인지, 아니면 다른 이유가 있어서 다음과 같이 작성하신건지 궁금합니다. 강의를 듣기 전에 제가 설계를 진행하였을 때는 처음부터 output reg d_out; 했어서 이런 질문을 드립니다. 또 module input, output을 작성할 때 어떤 output이 reg type인지 몰라서 그렇다면 이후에 reg로 선언할 때도 dout 이 아닌 원래 output인 o_dout 을 이용해서 reg o_dout; 처럼 작성해도 되지않나 싶어서요 ! 의미없는 질문인 것같지만 갑자기 궁금증이 생겨 이렇게 질문 남깁니다 ..ㅎㅎㅎ 감사합니다.
