안녕하세요 🙂[1. 질문 챕터] : Xilink Vivado 설치 강의에서 3분 53초 ,[2. 질문 내용] : 재설치하는 중입니다 설정->앱 들어가서 ubuntu 삭제하고 시작했습니다. 설치한 우분투(20.04.6 LTS) 실행 시위와 같은 에러가 발생했습니다. 삭제 후, 다른 버전(2022.04.5) 설치해도 같은 에러가 발생햇습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : 구글링 통해링크: https://velog.io/@ukja2/Ubuntu-%EB%94%94%EC%8A%A4%ED%81%AC-%EC%A7%80%EC%A0%95%ED%8C%8C%EC%9D%BC-%EC%98%A4%EB%A5%98시도해봤고 설치되었는데도 위 링크 해결방법을 따라하면 제공된 이름의 배포가 없다고 나옵니다ㅜㅜ  

막아 놓으신건가요?*인프런 운영에도 질문 넣었습니다.

설치는 완료되었다고 뜨는데 step 3 부터 명령어를 적으면 오류가 나요.어떻게 해야 할까요?

모듈 내 레지스터 q신호를 output reg로 선언한 o_*신호로 기술하기보다는 reg r_*로 선언하고 output o_*로 선언한 신호에 assign하는 식으로 쓰는게 가독성때문에 그러실까요? 예를 들어 simple_bram_ctrl.v에서 assign o_valid = r_valid;대신 레지스터에서 기술하는 건 별로일까요?always @(posedge clkr or negedge reset_n) begin... o_valid <= o_read;...

0안녕하세요, 맛비님.FPGA 를 다시 공부하고 싶어서 1장부터 차근차근 수강 중에 있습니다. Hardware Manager 를 통해서 Programming 하고 나서 성공적으로 동작하는 것을 확인 했습니다.그런데 이후에 제가 원래 Vitis 로 잘 올리고 있던 Bitstream 을 올리니까Vitis Serial Terminal 에 "PMU-FW is not running" 이라는 문구가 뜨면서 원래 애플리케이션이 잘 실행되었는데 정상적인 결과가 나오지 않는 상황입니다. 찾아보니 PL 만 올리는 Hardware manager 를 통한 programing 을 하고 나면, pmu-fw 가 로드되지 않도록 설정되어 vitis 에서도 그럴 수 있다는 것 같습니다.제가 실행하려는 애플리케이션은 pmu-fw 가 꼭 로드되어야 실행 되는 것 같은데혹시 어떻게 해결할 수 있을까요...? ㅠㅠ 보드는 ZCU102 입니다.

rtl viewer를 열면 mux모양 로직 (dout ~0 부터 dout ~ 31이라고 쓰여있음) 이게 책처럼 겹쳐야 하는데 죄다 병렬 회로로 늘어져서 엄청 공간 차지를 많이 합니다. 코드 문제는 아닌 것 같은데 어떻게 해야하나요? rtl viewer에서 netlist navigator 수정이 안되나요? netlist navigator를 보면 always0과 dout~0부터 dout~31까지가 동시에 logic이라는 폴더에 들어 있습니다. 그래서 벡터를 책처럼 못 묶는 것 같습니다.

안녕하세요 프로젝트 생성시 Create Application Project 와Create Platform Project의 차이를 알고 싶습니다.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) 초반까지 듣다가 질문 남겨요!결국엔 fpga기반 ai 가속기를 쓰는 이유는 학습+추론을 하는데에 많은 연산과 리소스가 드니그 연산을 가속화하는 가속기를 만들어 hw상에서 계산을 처리하게 만드는것인가요?아니면 단순 추론만을 위한 것인가요?

섹션 3.8 Hello Matbi World 안녕하세요 맛비님, Hello world 출력을 위해 영상대로 진행하는데, 하드웨어 연결이 맞는지 궁금하여 질문드립니다.다음과 같이 연결했는데 장치관리자에서 USB port가 추가로 뜨지 않아 케이블 문제인지 아니면 영상에서 잘 안보였는데 다른 USB 포트를 추가하신건지 궁금합니다. 이전 LED 까지는 잘 진행되었고 현재 케이블은 전송용 케이블 입니다.  

안녕하세요 🙂[1. 질문 챕터] : 4강 1:47분쯤[2. 질문 내용] : 다이어그램이 잘 이해가 되지 않습니다. 좌측이 master가 되는거고 우측이 slave가 되는건가요? 근데 왜 s_valid는 좌측에서 나오고 m_valid는 우측으로 들어가는건가요?[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하십니까 삼코치님 AXI프로토콜을 시뮬레이션 하는 과정에서 시뮬레이션할 때 마스터,마스터_tb,슬레이브,슬레이브_tb를 모두 결합시켜셔 시뮬레이션해야하는 건가요?

안녕하세요 chapter 16 보면fsm_test.v 이서 output이 register 로 되어있는데요이 register output을 wire로 assign 해서assign 된 놈을 출력시켜도 되나요???혹은 현업에서는 어떤 방식을 더 많이 사용하나요

ppt에 있는 block diagram같은 건 그냥 ppt쓰신 것 같네요. 만약 ppt가 아니거나 평소에 쓰시는 툴? 같은 게 있을까요? gpt에 물어봐서 추천해주는 것들은 디지털 로직 설계에 맞는 것들이 없네요.

안녕하세요 🙂[1. 질문 챕터] : FPGA7장 12분 50초[2. 질문 내용] : Vivado 2020.2 기준으로 AXI4-Lite interface를 생성하면 맛비님이 강의에서 보여준 ip_repo -> lab7_axi4_lite_1.0 -> hdl -> lab7_axi4_lite_v1_0_S00_AXI.v 파일을 열어보면 코드가 약 400줄 내외로 적혀있는것을 확인할 수 있습니다. 저는 지금 2025.1 버전 Vivado를 사용하고 있고, 제가 IP를 생성해서 확인해 봤을땐 AXI4-Lite의 Interface가 약 300줄로 생성이 되고 있습니다. 혹시 비바도 버전이 진화함에 따라 AXI4-Lite 의 코드 줄 수가 간소화 되어 제가 300줄로 뜨는게 잘 맞게 뜨는 것인지, 아니면 잘못 나오고 있는건지 궁금해서 질문 남겼습니다!    

안녕하세요 🙂[1. 질문 챕터] : 22장[2. 질문 내용] : bram mover에서 write는 안쓰고 둘다 read로 쓴다고 하셨는데 그럼 write쪽 부분은 사용이 안되니깐 합성 과정에서 안쓰이는 부분이라 합성이 안되서 리소스를 자동으로 절약하게 되는건가요? 중요한건 아니지만 궁금해서요![3. 시도했던 내용, 그렇게 생각하는 이유] :  ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂[1. 질문 챕터] : 섹션3 FPGA 5장[2. 질문 내용] : 타이밍 위반이 왜 일어나는지 모르겠습니다.[3. 시도했던 내용, 그렇게 생각하는 이유] :맛비님 영상에서는 타이밍 위반이 일어나지 않았는데, 저의 경우엔 I/O Delay가 없는 것에 대한 타이밍 위반이 일어납니다. Arty z7-10을 쓰고 있고, xdc 파일에 따로 I/O Delay가 없긴 한데, 그건 ZYBO z7-20 도 마찬가지인걸로 알아서 왜 타이밍 위반이 일어나는지 이해가 안됩니다.  

안녕하세요 🙂[1. 질문 챕터] : 29:00[2. 질문 내용] : idle 조건이 충족하지 않아서 무한 루프에서 break 되지 않고 있습니다.OS Name : Ubuntu 22.04.2 LTSXilinx version : 2024.02[3. 시도했던 내용, 그렇게 생각하는 이유] : #define XPAR_MATBI_DMA_IP_TOP_0_BASEADDR 0x40000000#define XPAR_MATBI_DMA_IP_TOP_0_HIGHADDR 0x40000fff#define ADDR_AP_CTRL 0x00#define CTRL_DONE_MASK 0x00000002#define CTRL_IDLE_MASK 0x00000004void matbi_hw_memcpy(void* dest, const void* source, size_t num){ while(1) {read_data = Xil_In32((XPAR_MATBI_DMA_IP_TOP_0_BASEADDR) + ADDR_AP_CTRL); if( (read_data & CTRL_IDLE_MASK) == CTRL_IDLE_MASK ) // IDLE break; }}  

안녕하세요 삼코치님.실습과정중 질문이 있습니다!Slew rate를 대략적으로 구하고자, 시뮬레이션 결과에서 평균 slope를 구하니, 1200V/us라는다소 터무니 없는 결과가 나왔습니다.별도로 첨부해주신 자료에는 slew rate가 10V/us가 넘는것을 권장하고있는데, 다소 터무니없는 결과가 나와 어떤부분에서 실수했는지 궁금하여 질문드립니다!  

[1. 질문 챕터] :29:00 [2. 질문 내용] :질문 : BASE_ADDR의 Addr read exception.OS Name : Ubuntu 22.04.2 LTSXilinx version : 2024.02 [3. 시도했던 내용, 그렇게 생각하는 이유] :전체 코드 :#define AXI_DATA_BYTE 8 // 64 / 8#define BASE_ADDR 0x10000000int main(){init_platform();Xil_DCacheEnable();Xil_ICacheEnable();u32 transfer_cnt;u32 add_val;while (1){printf("======= Verilog Season2 matbi_mem_copy_test ======\n");do{printf("plz input transfer_cnt\n");scanf("%u",&transfer_cnt);}while( !( (0 < transfer_cnt) && (transfer_cnt%AXI_DATA_BYTE == 0) && (transfer_cnt <= 67108864) ) ); // 64 *(2^20) = 64 MBytes // max count 32-6 = 26. 2^26 = 64MBytesdo{printf("plz input add_val (0~255)\n");scanf("%u",&add_val);}while( !( (0 <= add_val) && (add_val<256) ) );u8* rdma_baseaddr = (u8*)BASE_ADDR;volatile u8 data = Xil_In8(rdma_baseaddr); }cleanup_platform();return 0;}오류 발생 :xil_io.h 파일static INLINE u8 Xil_In8(UINTPTR Addr){return (volatile u8 ) Addr;}xil_exception.c 파일static void Xil_DataAbortHandler(void *CallBackRef){xdbg_printf(XDBG_DEBUG_GENERAL, "Address of Instruction causing Data abort %lx\n",DataAbortAddr); // 0x00100588while(1){}} 원인 ? :  여기서 무엇을 진행해야 할까요?  

안녕하세요 🙂[1. 질문 챕터] : 15장[2. 질문 내용] : always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= {DWIDTH{1'b0}}; end else begin r_valid <= o_read; // read data end endbram mover에서 이부분 코드 보고있는데 rvalid는 1비트짜리 레지스터인데 왜 저렇게 리셋때 초기화 되는건지 궁금합니다! 저러면 00000000(datawidth만큼)을 rvalid에다가 넣는거 아닌가 싶어서... 중요한건 아닌거같지만 강의에서도 언급 안하시고 혹시 의도가 있는건가 싶어서 질문드려요![3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================