inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

Basic SystemVerilog Testbench ( 회로설계 검증 )

Verilog Testbench 작성 방법

Verilog Testbench DB 원본

해결된 질문

52

eunho.son

작성한 질문수 5

0

DB 를 다운받아서 보라고 하셨는데 DB 는 어디에 있나요?

verilog-hdl system-verilog verification system-verilog-dpi

답변 1

0

MetaEncore

eunho.son 님,

안녕하세요.

섹션 1에 있는 "9. [다운로드] DUT 예제와 Mission 을 위한 환경" 에 들어가셔서

자료 다운로드 받으시면 됩니다.

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

1

9

1

환경설정 문

2

35

2

[HDL 32장-2부] 참고 링크 관련

1

45

2

강의 만료일 연장 신청

0

45

2

기초예제 파일 불러오기 문의

0

33

2

Zybo 환경에서 PL RTL UART 보드 검증 방법

0

36

2

혹시 별도의 자료가 있나요?

0

39

2

queue assignment pattern 문의 건

0

37

1

Mission 5 문의 건

0

51

2

강의 ppt 자료 요청건

0

63

2

미션tree

0

45

3

강의7 질문

0

53

2

mission1 질문

0

64

3

Inline constraints 관련 질문

0

51

1

SystemVerilog Interface - 1에서 modport 관련 질문

0

64

1

FIFO read sequence waveform 관련 문의

0

87

2

EDAPlayground에서 코드 찾기

0

85

2

섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.

1

121

2

미션 3 로그 결과 문의

0

85

2

영상이 이상합니다.

0

83

1

sv에서 class에 대한 질문입니다.

1

65

1

'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?

0

73

1

SystemVerilog 내 program 이 top module 의 역할을 하는건가요?

2

125

2

강의문의

1

91

1