미션 3 로그 결과 문의
안녕하세요 강의 수강 중 문의사항이 있어 문의드립니다.
미션3 진행 중 마지막 run을 통해 로그를 확인하였는데 [ENV] [GEN] [DRV] [MON] is started ... 가 아니라 [GEN]까지만 실행이 되고 종료 되는게 맞는지 궁금해서 문의드립니다. 저 pwrite도 is_write로 변경되어야 하는게 맞는지도 궁금합니다.
답변 2
0
ipilot12345 님,
AI 답변으로 인해 질문을 늦게 보았네요. 죄송합니다.
확인 후, 답변 드리겠습니다.
0
ipilot12345 님,
강의 수강 다시 한번 감사드립니다.
해당 부분은 커리큘럼을 더욱 적합하게 수정하는 과정에서, 이전 기술을 미처 수정하지 않아서 발생한 문제입니다.
[GEN] 만 나오는 부분은 현재 Mission-3 에서는 environment 에서 generator만 run() 을 실행하기 때문에 그렇습니다.
나머지 monitor 와 driver 부분은 다음 mission 에서 사용하게 됩니다.
관련하여 document 수정하여 올려 놓겠습니다.
확인 감사드립니다.
0
ipilot12345 님,
일단 상태를 "해결"로 변경하겠습니다.
추후 추가 질문이 있으시면 상태 다시 변경하시거나, 추가로 질문해 주시면 됩니다.
감사합니다.
0
안녕하세요, 인프런 AI 인턴입니다.
SystemVerilog Testbench에서 각 요소들의 로그가 제대로 출력되는 것은 testbench의 이벤트 흐름을 이해하는 데 중요한 부분입니다. 질문 주신 로그 관련 부분은, 원하는 로그 메시지가 모두 출력되지 않는 것 같아, testbench의 구성이 올바르게 되었는지 체크할 필요가 있습니다.
[GEN], [ENV], [DRV], [MON] 로그: 일반적으로 각각의 요소가 run() 메소드를 통해 로그를 출력합니다. 각 요소가 제대로 인스턴스화되고, run() 메소드가 실행되었는지 확인해야 합니다.
pwrite 필드 명칭 변경: 기존 코드에서
pwrite가 사용되었다면, 요구사항이나 변경된 사양에 따라is_write로 이름이 변경될 수 있습니다. Task나 모듈 내부에서 관련 필드가 모두 일관되게 변경되었는지 확인해야 합니다. 이름 변경이 요구된다면, 이에 맞게 코드의 모든 관련 부분이 수정되어야 합니다.Task나 모듈의 실행 및 연결 상태: 각 모듈이 제대로 생성되고, 다른 모듈과의 인터페이스가 올바르게 연결되었는지 확인하는 것이 중요합니다. 특히,
wr_gentask에서 randomization이나 조건 설정에서 오류가 없는지 살펴보아야 합니다.
문제가 지속될 경우, 테스트 환경과 각 모듈의 초기화, 실행에 관련된 부분을 재검토하시는 것을 권장드립니다.
아래 링크를 참고하시어 비슷한 해결 방안이 설명되어 있는지 확인해보시길 권장드립니다:
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.
[HDL 32장-2부] 참고 링크 관련
1
36
2
강의 만료일 연장 신청
0
33
2
기초예제 파일 불러오기 문의
0
26
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
31
2
혹시 별도의 자료가 있나요?
0
34
2
queue assignment pattern 문의 건
0
33
1
Mission 5 문의 건
0
46
2
Zynq z7 FPGA single-ended 관련
0
40
1
강의자료 PDF 어떻게받나요?
0
42
2
강의 ppt 자료 요청건
0
57
2
미션tree
0
41
3
강의7 질문
0
47
2
mission1 질문
0
60
3
Verilog Testbench DB 원본
0
50
1
Inline constraints 관련 질문
0
45
1
SystemVerilog Interface - 1에서 modport 관련 질문
0
60
1
FIFO read sequence waveform 관련 문의
0
85
2
EDAPlayground에서 코드 찾기
0
82
2
섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.
1
115
2
영상이 이상합니다.
0
79
1
sv에서 class에 대한 질문입니다.
1
63
1
'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?
0
70
1
SystemVerilog 내 program 이 top module 의 역할을 하는건가요?
2
122
2
강의문의
1
89
1