inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

Basic SystemVerilog Testbench ( 회로설계 검증 )

강의문의

해결된 질문

144

모란

작성한 질문수 4

1

강의 정말 잘 수강중에 있습니다~

 

UVM강의는 언제쯤 나올까요 기대됩니다!

 

그리고 추후 basic과정 말고도 중급, 고급 과정도 나올까요?

verilog-hdl system-verilog verification system-verilog-dpi

답변 1

0

MetaEncore

모란님,

수강 해 주셔서 너무 감사 드립니다.

현재 UVM Basic 강의가 10월 말 오픈 예정으로 준비 중에 있습니다.

기타 SV/UVM 고급 과정과 SystemVerilog Assertion 과정도 준비 중에 있습니다.

궁금하신 부분 있으시면 언제든 말씀해 주세요.

0

MetaEncore

모란님,

저희가 10월말 오픈 예정이었던 UVM 강의가 내부 사정으로 11월 말로 연기가 되었습니다.

최대한 빨리 오픈 하도록 준비 하겠습니다. 참고해 주세요.

enable_latch가 F/F이 아니라 래치인 이유가 궁금합니다.

0

4

1

카페 등업신청

0

17

1

fpga

1

47

2

test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.

0

31

1

FPGA 연결 확인 방법

0

38

1

lwip 실험중 오류 상황

0

60

2

강의자료 업로드 될까요

0

65

2

queue assignment pattern 문의 건

0

89

1

Mission 5 문의 건

0

120

2

강의 ppt 자료 요청건

0

132

2

미션tree

0

104

3

강의7 질문

0

102

2

mission1 질문

0

107

3

Verilog Testbench DB 원본

0

98

1

Inline constraints 관련 질문

0

92

1

SystemVerilog Interface - 1에서 modport 관련 질문

0

100

1

FIFO read sequence waveform 관련 문의

0

152

2

EDAPlayground에서 코드 찾기

0

125

2

섹션 3. 20 DPI 이해하기 에서 DPI-C : Compile and Debug 부분 질문 입니다.

1

162

2

미션 3 로그 결과 문의

0

119

2

영상이 이상합니다.

0

122

1

sv에서 class에 대한 질문입니다.

1

104

1

'fork-join_none'으로 시작된 백그라운드 스레드의 종료는 어떻게 관리되나요?

0

146

1

SystemVerilog 내 program 이 top module 의 역할을 하는건가요?

2

192

2