dual port ram 설계 코드 질문

module dpsram #(
 parameter DEPTH=8,
 parameter WIDTH=32,
 parameter DEPTH_LOG=$clog2(DEPTH)
)(
 input clk,
 input [WIDTH-1:0] din_a,
 input [WIDTH-1:0] din_b,
 input [DEPTH_LOG-1:0] addr_a,
 input cs_a,
 input we_a,
 input [DEPTH_LOG-1:0] addr_b,
 input cs_b,
 input we_b,
 output reg [WIDTH-1:0] dout_a,
 output reg [WIDTH-1:0] dout_b
);

 reg [WIDTH-1:0] mem[DEPTH-1:0];
 
 initial begin
	for(int i=0;i<DEPTH;i++) mem[i]=0;
 end

 always@(posedge clk) begin                //write
	if(we_a && cs_a) mem[addr_a] <= din_a;
	if(we_b && cs_b) mem[addr_b] <= din_b; 
 end

  always@(posedge clk) begin               //read
	if(~we_a && cs_a) dout_a <= mem[addr_a];
	if(~we_b && cs_b) dout_b <= mem[addr_b];
 end
 
endmodule

위와같이 dpsram코드를 짰습니다. 예제 코드와는 다르게 저는 write와 read를 각각 나눠서 always block을 구성했는데 이렇게 짜면 다르게 동작하나요? RTL 뷰어로 보니 아래와 같이 복잡하게 나와서 질문드립니다.