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FPGAで作るMNIST NPU — RTLからBit-True検証まで

Name: FPGAで作るMNIST NPU — RTLからBit-True検証まで
Price: 158400 KRW

ニューラルネットワークをFPGAに実装する — 言葉には馴染みがありますが、実際に成し遂げた人は稀です。キャップストーン、競技会、卒業制作で一歩先を行きたいなら、モデルを学習させるだけでなく、その演算が実際のチップの中でどのように動くのかを自ら作り、証明できなければなりません。この講義は、まさにその点、理論と実物ハードウェアの間のギャップを埋めるお手伝いをします。 MNISTの数字を認識するニューラルネットワークアクセラレータ（NPU）を、スペックの読み解きからPythonゴールデンモデル、Verilog RTL設計、FPGA検証まで、最初から最後まで自ら完成させます。ラインバッファと並列MACで作るConv層、ReLU・MaxPool・Flattenを経て全結合層とArgmaxまで — 9つのブロックを一つのチップに統合し、"Pythonの正解とハードウェアの出力が1ビットも違わない（Bit-True）"ことを自ら証明します。シミュレーションは正常に動くのに結果だけが微妙に異なる、そんなもどかしい瞬間を乗り越える方法まで講義に込めました。整数量子化、配列の軸順序の変換、アキュムレータのオーバーフロー防止など、一般的なディープラーニングの教材では扱われない実戦的なノウハウを一つずつ解説します。私はRISC-V CPU設計とFPGA Bit-True検証を長年手がけてきた中で経験した試行錯誤を、皆さんが繰り返さないようこの講義に凝縮しました。講義が終わる頃には、"自ら設計し、証明した"と言える完成されたハードウェアプロジェクトが手元に残ります。

1名が受講中です。

難易度 中級以上

受講期間 無制限

EdgeChipLab

Artificial Neural Network

Computer Vision(CV)

Verilog HDL

FPGA

verification

Artificial Neural Network

Computer Vision(CV)

Verilog HDL

FPGA

verification

受講後に得られること

キャップストーン・コンテスト・卒業制作に提出可能な、仕様からRTL・検証まで完成したニューラルネットワークアクセラレータ（NPU）プロジェクト一つ
ハードウェアの制約をまず固定した上で、それに合わせてニューラルネットワークを直接学習させ、その重みを整数に量子化してハードウェアに移植する全過程 ―― 他人が作った重みをそのまま使うのではなく、学習から自ら作り上げる経験。
Pythonの正解値とハードウェア出力が1ビットも違わないことを直接証明するBit-True検証能力 — "動いているようだ"を"正確に一致することを証明した"に変える実力
Conv·ReLU·MaxPool·Flatten·全結合·ArgmaxをVerilog RTLで直接実装する設計能力（ラインバッファ、並列MAC、アキュムレータを含む）
学習済みの浮動小数点重みを整数に変換する際に直面する、軸順序の変換、桁数補正、アキュムレータのオーバーフロー防止といった実践的な落とし穴に対処するノウハウ
個別のブロックを1つのチップに統合し、検証するシステム統合の経験
固定アクセラレータを命令ベースのプロセッサへと拡張するNPU ISA設計の第一歩

ニューラルネットワークを、ソフトウェアではなくチップで作る。

MNIST認識NPUをスペックからRTL・検証まで — 直接設計し、1ビットまで証明します。

このような悩み、ありませんか？

モデルは学習させてみたものの、これをどうやってFPGAに実装するのかは誰も教えてくれません。Verilogは触ったことがあっても、ニューラルネットワーク全体を一つのアクセラレータとして完成させたことはなく、キャップストーンや卒業制作のテーマに"AIハードウェア"を選んだものの、どこから手をつければいいのか途方に暮れています。浮動小数点の重みを整数に変えたら、シミュレーションは動くものの結果だけがおかしく、"動いているようだ"という確認はしたけれど、本当に正しいのかを証明する方法がわかりません。

この講義が提示する答え

この講義では、MNIST数字を認識するニューラルネットワークアクセラレータ(NPU)を、スペックの読み込みから始まり、Pythonゴールデンモデル、ハードウェア制約に合わせた学習と整数量子化、Verilog RTL設計、FPGA Bit-True検証まで、一つも飛ばさずに直接制作します。

講義が終われば、皆さんの手元にはキャップストーン・コンテスト・卒業制作にそのまま提出できる完成したハードウェアプロジェクトが残ります。そして、"自ら学習させ、設計し、1ビット単位まで証明した"と言えるようになります。

この講座だけのチートキー

第一に、ハードウェアが先、学習はその後です。他人が作った重みをそのまま使うのではなく、ビット幅や演算順序といったハードウェアの制約を先に固定した上で、それに合わせてニューラルネットワークを直接学習させます。PythonモデルがそのままRTLのビット単位の設計図になります。

第二に、"動いているようだ"を"正確に一致する"に変えます。Pythonの整数ゴールデンモデルとRTLの出力が1ビットも違わないことを証明するBit-True検証を前面に押し出します。クラスさえ合っていれば騙されやすい理由、大量検証が必要な理由まで、実務の落とし穴をそのまま伝えます。

第三に、アクセラレータからプロセッサへと進みます。単一の例で終わることなく、固定アクセラレータを命令で制御されるプロセッサ（NPU ISA）へと拡張する道まで提示します。

カリキュラムを一目で (7セクション · 10講 · 7時間7分)

セクション 1. 設計の言語 — MNIST NPUスペックの読み方
セクション 2. Python — ハードウェアの正解（ゴールデンモデル）と学習・整数量子化
セクション 3. 特徴抽出回路 — ラインバッファと4チャネル並列MAC
セクション 4. 変換と判定回路 — ReLU・MaxPool・Flatten、全結合・Argmax
セクション 5. 統合と検証 — 9つのブロックを1つのチップに、Bit-Trueで証明
セクション 6. 拡張 — NPU ISAとミニコンパイラ
セクション 7. 実習環境の構築 — シミュレーション前に必ず確認

このような方におすすめです

AIハードウェアをテーマにしたキャプストン・卒業制作を準備している学部生、一味違う成果物が必要なコンテスト参加者、NPU・AIアクセラレータへと領域を広げたい設計会社の現役エンジニア、理論書だけでは物足りず、実際に作って証明する経験を求めるスキルアップ志向のハードウェアエンジニア、そしてNPU設計を志望する大学院進学準備生におすすめします。

前提知識

Verilog HDLとデジタル論理設計の基礎知識があれば十分です。Pythonはコードを読んで実行できる程度でよく、ディープラーニングの理論は知らなくても大丈夫です。ニューラルネットワークの演算をハードウェアの観点から一から説明します。FPGAツールが初めての方でも、セクション7で環境構築を案内します。

こんな方に
おすすめです

学習対象は
誰でしょう？

半導体・設計会社に在職中で、AIアクセラレータ・NPU設計へと領域を広げたい現役のハードウェアエンジニア — RTL設計には慣れているが、ニューラルネットワークを一つのアクセラレータとして完成させ、検証した経験が必要な方
忙しい実務の中でも着実に実力を磨きたい自己研鑽型エンジニア — 理論書だけでは満たされない、自ら作り上げBit-Trueで証明する実践プロジェクトを求める方
卒業制作・卒業論文のテーマとして"AIハードウェア"を選んだものの、ニューラルネットワークをどのようにRTLに落とし込み、FPGAに実装すればよいか途方に暮れている電子・電気・半導体専攻の学部生
コンテストで他とは違う成果物が必要な参加者 — モデル学習ではなく "自ら設計しBit-Trueで証明したNPU" をアピールしたい方
NPU・AIアクセラレータ設計を志しており、理論ではなく実装・検証の経験を必要としている大学院進学準備生

前提知識、
必要でしょうか？

この講義は、Verilog HDLとデジタル論理設計の基礎知識をお持ちの方を対象としています。
Pythonは、ゴールデンモデルのコードを読んで実行できる程度の基礎文法があれば十分です。
FPGAシミュレーションツールを扱ったことがあれば尚可です。

こんにちは
EdgeChipLabです。

現職の大学教授として、システム半導体30年のノウハウを詰め込みました。

サムスン電子DS部門のシステム半導体研究員を皮切りに、英国およびドイツ法人のディレクター、システムLSIマーケティング・営業グループ長を経て、半導体工学を教える教授が自ら設計・検証した実務型カリキュラムです。

理論を超え、実際のハードウェア実装へ。あなたのエンジニアリング能力をレベルアップさせます。

散らばった断片的な知識だけでは、決して到達できない領域があります。受講生は、完成されたブラックボックスIPを使用するユーザーではなく、NPUとCPUを設計し、周辺機器を統合して、最終的には自分だけのAI SoCを構築できるシステムアーキテクト（供給者）へと成長することになります。

目で見るだけの講義ではありません。100%のハードウェア実装とBit-True検証を約束します。

理論や単純なシミュレーションだけで終わることはありません。講師自身のKCI登載学術研究と自ら設計した回路が、実際のFPGAハードウェア上で誤差なく動作する快感をぜひ体感してください。独自開発したRISC-V CPUを含むすべてのソースコードは透明に公開されており、普及型FPGA（Arty S7-25）と無料ツール（Vivado）だけで、誰でも自由に再現・検証することができます。

途切れのないフルスタックロードマップ：基礎からmini LLMアクセラレータまで

すべての講義は独立した断片ではなく、一つの巨大なシステムを完成させていく道のりです。

Step 1: AI理論および画像処理の基礎 (Machine Learningを含む)
Step 2: AIアクセラレータ(NPU)の設計および検証 (Machine Learningを含む)
Step 3: RISC-V CPU設計およびシステム統合
Step 4: 高度なAI SoCの実装およびmini LLM加速プラットフォームへの拡張（継続的なコンテンツアップデート）

客観的検証指標

本コースのすべての設計成果物は、グローバル標準と学界の厳格な検証を経ています。

RISC-Vアーキテクチャ検証：自社開発RISC-V CPU、国際財団公式コンプライアンステスト（ACT）通過およびソースコード公開（GitHub）
学術的権威：単独著者による学術論文4編（KCI A等級の著名学術登載誌 IJIBC）
世界的な評価：Amazonにて技術書2冊を出版（ベストセラー3位達成）
実機動作検証済み：RV32I CPU、NPU、ビジョンシステム、GPS、Transformer、AURA-Edge SoCなど主要IPのArty S7環境における完全動作

ぜひ挑戦してください。自らコードをボードに実装し、結果を確認するというこのプロセスが終わる頃には、皆さんは以前とは全く異なる視点を持ったハードウェアエンジニアとしてレベルアップしているはずです。

YouTube:@EdgeChipLab
GitHub (ソースコードおよびプロジェクト):github.com/estlit

カリキュラム

全体

10件 ∙ (4時間 39分)

セクション 1．設計基礎 — 演算・精度・検証の基本概念

1件 ∙ (44分)

1. 設計の基礎 — MNIST NPUスペックを読み解く言語
44:44

セクション 2．Python — 参照モデルの構築と学習

2件 ∙ (52分)

2. Pythonゴールデンモデル — ハードウェアの正解
26:47
3. 学習 — 重みの生成と整数量子化
25:52

セクション 3．特徴抽出回路 — ラインバッファと4チャネルMAC

1件 ∙ (29分)

4. Conv層 RTL — ラインバッファと4チャネル並列MAC 講義動画
29:56

セクション 4．変換と判定回路 — ベクトルから答えへ

2件 ∙ (54分)

セクション 5．統合と検証 — FPGAボードで証明する

2件 ∙ (49分)

セクション 6．拡張 — 加速器をプロセッサに

1件 ∙ (25分)

セクション 7．実習環境の構築 — シミュレーション前に必ず確認

1件 ∙ (21分)

講座掲載日: 2026/07/24

最終更新日: 2026/07/24

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